JPH06324994A - 並列型ディジタル信号処理装置 - Google Patents
並列型ディジタル信号処理装置Info
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- JPH06324994A JPH06324994A JP13647493A JP13647493A JPH06324994A JP H06324994 A JPH06324994 A JP H06324994A JP 13647493 A JP13647493 A JP 13647493A JP 13647493 A JP13647493 A JP 13647493A JP H06324994 A JPH06324994 A JP H06324994A
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- signal processing
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 階層構造を有するディジタル信号処理の各階
層に最適化した命令群を持つディジタル信号処理装置に
より従属的に結合した並列処理を行い、各ディジタル信
号処理装置専用な演算装置の小型化及び記憶装置間の密
結合を図り、共用のアドレスバス、データバス及び制御
バスを削除してバス配線領域及びバス配線を削減する。 【効果】 ディジタル信号処理を細分化することによ
り、各ディジタル信号処理装置の処理対象が狭まること
を利用して演算装置等の命令群の最適化ができ、きめ細
い休止状態を実現して消費電力を低減する。
層に最適化した命令群を持つディジタル信号処理装置に
より従属的に結合した並列処理を行い、各ディジタル信
号処理装置専用な演算装置の小型化及び記憶装置間の密
結合を図り、共用のアドレスバス、データバス及び制御
バスを削除してバス配線領域及びバス配線を削減する。 【効果】 ディジタル信号処理を細分化することによ
り、各ディジタル信号処理装置の処理対象が狭まること
を利用して演算装置等の命令群の最適化ができ、きめ細
い休止状態を実現して消費電力を低減する。
Description
【０００１】
【産業上の利用分野】電池で動作する大規模集積回路に
よるディジタル信号処理装置において電池の寿命を長く
するために信号処理に要する消費電力を大幅に低減する
ことが望まれている。
よるディジタル信号処理装置において電池の寿命を長く
するために信号処理に要する消費電力を大幅に低減する
ことが望まれている。
【０００２】本発明は超小型ディジタル信号処理装置を
単一の集積回路上に複数個を集積して階層構成を成す通
信制御装置やディジタル信号処理を分散させて、その階
層構造に適合した並列型ディジタル信号処理装置を用い
て動作時の平均消費電力の低減を計る処理装置である。
単一の集積回路上に複数個を集積して階層構成を成す通
信制御装置やディジタル信号処理を分散させて、その階
層構造に適合した並列型ディジタル信号処理装置を用い
て動作時の平均消費電力の低減を計る処理装置である。
【０００３】
【従来の技術及びその問題点】従来の技術では図３で示
すように大規模な演算部ＡＬＵ（１６）、随時アクセス
可能な記憶装置ＲＡＭ（１７）および信号処理の手順を
記憶する読みだし専用記憶装置ＲＯＭ（１８）などで構
成される処理能力の大きな単一のディジタル信号処理装
置を用いて複雑な時分割制御や割り込み処理を利用して
ディジタル信号処理装置を構成している。図４で示す信
号処理タイミング図のように高い処理能力を持つ処理装
置で実行するための個々のディジタル信号処理を速く終
了できる。そして全部の処理が終了した時点で時分割制
御プログラムにより低消費電力な休止状態にして平均的
な動作電力を低減している。しかし通信システムの複雑
化に伴った処理能力の向上の強い要求から処理装置の規
模が大型化してきた。例えば図５の開放型システムのよ
うに階層化すると、物理階層は通信路の信号の変調や復
調、データの展開、データの組立、データのエラー修
正、エラー検出などを通信路の仕様に応じて行う。デー
タリンク層は、通信路の特性に左右されないデータへの
構造に変換する機能を持ち、音声及び非音声など共通な
データ構造を提供する。ネットワーク層は、データ端末
間のデータ転送の標準化を行ったり、音声通話とファク
シミリなど非音声通話の切り替えなどの機能を持つ。ト
ランスポート層は、音声の符号化とアルゴリズムやファ
クシミリの符号化フォーマット等を決定する。
すように大規模な演算部ＡＬＵ（１６）、随時アクセス
可能な記憶装置ＲＡＭ（１７）および信号処理の手順を
記憶する読みだし専用記憶装置ＲＯＭ（１８）などで構
成される処理能力の大きな単一のディジタル信号処理装
置を用いて複雑な時分割制御や割り込み処理を利用して
ディジタル信号処理装置を構成している。図４で示す信
号処理タイミング図のように高い処理能力を持つ処理装
置で実行するための個々のディジタル信号処理を速く終
了できる。そして全部の処理が終了した時点で時分割制
御プログラムにより低消費電力な休止状態にして平均的
な動作電力を低減している。しかし通信システムの複雑
化に伴った処理能力の向上の強い要求から処理装置の規
模が大型化してきた。例えば図５の開放型システムのよ
うに階層化すると、物理階層は通信路の信号の変調や復
調、データの展開、データの組立、データのエラー修
正、エラー検出などを通信路の仕様に応じて行う。デー
タリンク層は、通信路の特性に左右されないデータへの
構造に変換する機能を持ち、音声及び非音声など共通な
データ構造を提供する。ネットワーク層は、データ端末
間のデータ転送の標準化を行ったり、音声通話とファク
シミリなど非音声通話の切り替えなどの機能を持つ。ト
ランスポート層は、音声の符号化とアルゴリズムやファ
クシミリの符号化フォーマット等を決定する。
【０００４】さらに、広範囲な制御を決定するソフトウ
ェアも複雑で、かつ、高速な割り込み処理および高速な
時分割を制御するための制御ソフトウェア部分が肥大化
してきた。この肥大化した制御ソフトウェア中で制御を
切り替える為のプログラム部分は不用なソフトウェアで
ある。また、高い処理能力を持たせるために必要とされ
る複雑な命令群を実行するための制御装置の論理回路構
成は複雑に成ってきた。図３で示す処理装置が１６ビッ
トのディジタル信号処理装置ではアドレスバス（ＡＢ）
に１６本、信号バス（ＤＢ）に１６本、制御バス（Ｃ
Ｂ）に１６本を使用した場合の全体では４８本になって
いる。しかし処理能力を強力にした新しいディジタル信
号処理装置では同時に２命令を実行するために全バスを
２組を準備しているため、全体の信号線群の数は９６本
以上になってしまう。このバス配線は集積回路全体に分
配されているために集積回路の中で占める割合が大き
く、その広大な面積を配線が占めている。さらに広大に
なった配線領域を高速に駆動するために消費される電力
が大幅に増大している。従って、割り込み処理および時
分割制御の切り替えの無駄な部分や無駄に広がった配線
領域の駆動によって休止状態を利用しても動作時の消費
電力があまりにも大きく、平均電力を低減することがで
きない。また広範囲の処理を対象とするために演算装置
に内蔵する命令の種類を最適化することが困難である。
ェアも複雑で、かつ、高速な割り込み処理および高速な
時分割を制御するための制御ソフトウェア部分が肥大化
してきた。この肥大化した制御ソフトウェア中で制御を
切り替える為のプログラム部分は不用なソフトウェアで
ある。また、高い処理能力を持たせるために必要とされ
る複雑な命令群を実行するための制御装置の論理回路構
成は複雑に成ってきた。図３で示す処理装置が１６ビッ
トのディジタル信号処理装置ではアドレスバス（ＡＢ）
に１６本、信号バス（ＤＢ）に１６本、制御バス（Ｃ
Ｂ）に１６本を使用した場合の全体では４８本になって
いる。しかし処理能力を強力にした新しいディジタル信
号処理装置では同時に２命令を実行するために全バスを
２組を準備しているため、全体の信号線群の数は９６本
以上になってしまう。このバス配線は集積回路全体に分
配されているために集積回路の中で占める割合が大き
く、その広大な面積を配線が占めている。さらに広大に
なった配線領域を高速に駆動するために消費される電力
が大幅に増大している。従って、割り込み処理および時
分割制御の切り替えの無駄な部分や無駄に広がった配線
領域の駆動によって休止状態を利用しても動作時の消費
電力があまりにも大きく、平均電力を低減することがで
きない。また広範囲の処理を対象とするために演算装置
に内蔵する命令の種類を最適化することが困難である。
【０００５】このように従来の技術ではディジタル信号
処理能力の向上のために論理回路を急速に大規模化させ
てきた、ソフトウェアも高度な割り込み処理や時分割処
理を多用しているために複雑になると同時に無駄な制御
も多く含まれている。このために論理回路を格納する集
積回路は当然大規模化し、広範囲な制御を対象とした大
量のソフトウェアを格納する記憶領域も大幅な拡大を余
儀なくされている。この結果、大規模と成った集積回路
内部の配線群の面積も大幅に増大して配線群を高速で駆
動する為に消費される駆動電力が大幅に増大した。また
広範囲な信号処理を対象とするため演算装置ＡＬＵの持
つ命令を最適化することが困難であったため論理回路の
大規模化が避けられなかった。
処理能力の向上のために論理回路を急速に大規模化させ
てきた、ソフトウェアも高度な割り込み処理や時分割処
理を多用しているために複雑になると同時に無駄な制御
も多く含まれている。このために論理回路を格納する集
積回路は当然大規模化し、広範囲な制御を対象とした大
量のソフトウェアを格納する記憶領域も大幅な拡大を余
儀なくされている。この結果、大規模と成った集積回路
内部の配線群の面積も大幅に増大して配線群を高速で駆
動する為に消費される駆動電力が大幅に増大した。また
広範囲な信号処理を対象とするため演算装置ＡＬＵの持
つ命令を最適化することが困難であったため論理回路の
大規模化が避けられなかった。
【０００６】
【問題点を解決するための手段】上記問題点を解決する
本発明の手段は、単一の集積回路上に構成され、階層構
造を有する通信制御やディジタル信号処理を各階層の信
号処理に最適化し、各階層ごとに処理対象を細分化した
命令群をそれぞれ有して、従属的に結合した並列信号処
理をそれぞれ実行し、それぞれ共通なアドレスバス、デ
ータバス、及び制御信号バスを利用せずに疎結合してお
り、密結合した専用の演算装置と専用の記憶し装置群を
それぞれ利用する複数のディジタル信号処理装置からな
る並列形ディジタル信号処理装置である。
本発明の手段は、単一の集積回路上に構成され、階層構
造を有する通信制御やディジタル信号処理を各階層の信
号処理に最適化し、各階層ごとに処理対象を細分化した
命令群をそれぞれ有して、従属的に結合した並列信号処
理をそれぞれ実行し、それぞれ共通なアドレスバス、デ
ータバス、及び制御信号バスを利用せずに疎結合してお
り、密結合した専用の演算装置と専用の記憶し装置群を
それぞれ利用する複数のディジタル信号処理装置からな
る並列形ディジタル信号処理装置である。
【０００７】
【作用】割り込み処理や時分割処理を殆ど皆無にした状
態で必要とされるディジタル信号処理の階層構造に対応
させた命令群や、記憶装置の大きさを最適化した複数の
小型ディジタル信号処理装置を用いてディジタル信号処
理を実行して、無駄な制御ソフトウェア処理や各ディジ
タル信号処理装置のハードウェアの配線長の無駄を無く
して、動作時の消費電力を低減する。各ディジタル信号
処理装置は、消費電力を限りなく低減するために実行す
べき処理が終了しだいきめ細かく休止状態になるように
制御命令を用意する。さらにハードウェアは休止状態か
ら動作状態になった時にも全処理の結果を保持する信号
保持機能を持たせる。こうして各階層での処理が終了し
た時点で各ディジタル信号処理装置ごとに休止状態に投
入できるため微細な消費電力の制御が可能になる。さら
に、小型な処理装置を使用するために各ブロックを密結
合して配線群の配線距離を短縮でき本数も最適化できる
ための高速な駆動をしても消費電力が増加が制御でき
る。
態で必要とされるディジタル信号処理の階層構造に対応
させた命令群や、記憶装置の大きさを最適化した複数の
小型ディジタル信号処理装置を用いてディジタル信号処
理を実行して、無駄な制御ソフトウェア処理や各ディジ
タル信号処理装置のハードウェアの配線長の無駄を無く
して、動作時の消費電力を低減する。各ディジタル信号
処理装置は、消費電力を限りなく低減するために実行す
べき処理が終了しだいきめ細かく休止状態になるように
制御命令を用意する。さらにハードウェアは休止状態か
ら動作状態になった時にも全処理の結果を保持する信号
保持機能を持たせる。こうして各階層での処理が終了し
た時点で各ディジタル信号処理装置ごとに休止状態に投
入できるため微細な消費電力の制御が可能になる。さら
に、小型な処理装置を使用するために各ブロックを密結
合して配線群の配線距離を短縮でき本数も最適化できる
ための高速な駆動をしても消費電力が増加が制御でき
る。
【０００８】
【実施例】図１に実施例のブロック図を示す。３個の信
号処理装置ＤＳＰ（２，３，４，５）は独立した演算装
置ＡＬＵＩ（７），ＡＬＵ２（１０），ＡＬＵ３（１
３），随時読み書き可能な記憶装置ＲＡＭ１（８），Ｒ
ＡＭ２（１１），ＲＡＭ３（１４）およびプログラムや
固定信号を記憶する記憶装置ＲＯＭ１（６），ＲＯＭ２
（９），ＲＯＭ３（１２），物理階層からの入力または
物理階層への出力を制御する入出力論理回路ブロック
（５）および上位処理装置への入出力を制御する入出力
論理回路ブロック（１）から構成されている。各信号処
理装置のＡＬＵ，ＲＡＭ，ＲＯＭは短距離で密に結合し
たＲＯＭアドレスバス（ＡＢＸ），ＲＡＭアドレスバス
（ＡＢＹ）およびデータバス（ＤＢＸ，ＤＢＹ）を持
つ。ＡＬＵ相互間及び入出力論理回路間を結合するバス
（ＰＢ０，ＰＢ１，ＰＢ２，ＰＢ３）を備えている。
号処理装置ＤＳＰ（２，３，４，５）は独立した演算装
置ＡＬＵＩ（７），ＡＬＵ２（１０），ＡＬＵ３（１
３），随時読み書き可能な記憶装置ＲＡＭ１（８），Ｒ
ＡＭ２（１１），ＲＡＭ３（１４）およびプログラムや
固定信号を記憶する記憶装置ＲＯＭ１（６），ＲＯＭ２
（９），ＲＯＭ３（１２），物理階層からの入力または
物理階層への出力を制御する入出力論理回路ブロック
（５）および上位処理装置への入出力を制御する入出力
論理回路ブロック（１）から構成されている。各信号処
理装置のＡＬＵ，ＲＡＭ，ＲＯＭは短距離で密に結合し
たＲＯＭアドレスバス（ＡＢＸ），ＲＡＭアドレスバス
（ＡＢＹ）およびデータバス（ＤＢＸ，ＤＢＹ）を持
つ。ＡＬＵ相互間及び入出力論理回路間を結合するバス
（ＰＢ０，ＰＢ１，ＰＢ２，ＰＢ３）を備えている。
【０００９】物理階層からの信号処理要求が発生した時
の信号処理タイミングの例を図２に示している。物理層
からの要求でＤＳＰ３（６）が起動され信号処理Ａを実
行して結果をバスＰＢ２に載せて休止する。ＤＳＰ２
（３）はＰＢ２からの情報で起動されて信号処理Ｂを実
行して結果をバスＰＢ１に載せて休止する。同様にして
ＤＳＰ１の結果を入出力装置（１）を通じて上位処理装
置に出力される。こうして３個の処理装置は従属的に動
作する。これらの信号処理は処理すべき信号が揃えば同
時に並列処理することも可能であり高いピーク処理能力
を持つことも、各処理装置のＡＬＵが異なった命令群を
持つことが可能であり処理対象が狭く成っているために
最適化しやすい構造を持つことができる。
の信号処理タイミングの例を図２に示している。物理層
からの要求でＤＳＰ３（６）が起動され信号処理Ａを実
行して結果をバスＰＢ２に載せて休止する。ＤＳＰ２
（３）はＰＢ２からの情報で起動されて信号処理Ｂを実
行して結果をバスＰＢ１に載せて休止する。同様にして
ＤＳＰ１の結果を入出力装置（１）を通じて上位処理装
置に出力される。こうして３個の処理装置は従属的に動
作する。これらの信号処理は処理すべき信号が揃えば同
時に並列処理することも可能であり高いピーク処理能力
を持つことも、各処理装置のＡＬＵが異なった命令群を
持つことが可能であり処理対象が狭く成っているために
最適化しやすい構造を持つことができる。
【００１０】
【発明の効果】階層構造を持つ信号処理を各階層ごとに
分散を計り、かつ、演算装置と記憶装置を密結合して内
部バス線領域を極力低減した処理装置と最適化された専
用命令群を持つ演算装置から構成されるディジタル信号
処理装置の複数個を密結合して同一の集積回路に備える
ことによりバス配線領域に要する総面積を低減して全バ
ス配線への駆動消費電力を低減を速成する。各演算装置
の信号処理対象を狭くすることにより各演算装置の最適
化を容易に可能にする。最適化された各ディジタル信号
処理装置は小型化できるだけでなく部分的に信号処理が
終了した時点で細かく休止状態にして平均消費電力を低
減することを可能にしている。
分散を計り、かつ、演算装置と記憶装置を密結合して内
部バス線領域を極力低減した処理装置と最適化された専
用命令群を持つ演算装置から構成されるディジタル信号
処理装置の複数個を密結合して同一の集積回路に備える
ことによりバス配線領域に要する総面積を低減して全バ
ス配線への駆動消費電力を低減を速成する。各演算装置
の信号処理対象を狭くすることにより各演算装置の最適
化を容易に可能にする。最適化された各ディジタル信号
処理装置は小型化できるだけでなく部分的に信号処理が
終了した時点で細かく休止状態にして平均消費電力を低
減することを可能にしている。
【図１】図１は、本発明に係る並列形ディジタル信号処
理装置の一実施例を示し、３個の並列信号処理装置によ
る実施例のブロック図を示す。
理装置の一実施例を示し、３個の並列信号処理装置によ
る実施例のブロック図を示す。
【図２】図２は、図１の実施例における信号処理タイミ
ングであり、従属して並列信号処理している状態、およ
び休止状態を示している。
ングであり、従属して並列信号処理している状態、およ
び休止状態を示している。
【図３】図３は、従来技術を示すブロック図である。
【図４】図４は、従来技術の信号処理タイミング図であ
り、割り込み処理、時分割な信号処理、処理切り替えの
無駄になる部分および休止状態を示している。
り、割り込み処理、時分割な信号処理、処理切り替えの
無駄になる部分および休止状態を示している。
【図５】図５は、信号処理の階層構造の例を示す図であ
る。
る。
１ 入出力論理回路ブロック ＡＬＵ１からの入出力
を外部に提供する論理 ２ ＤＳＰ１ ディジタル信号処理装置 １ ３ ＤＳＰ２ ディジタル信号処理装置 ２ ４ ＤＳＰ３ ディジタル信号処理装置 ３ ５ 入出力論理回路ブロック ＡＬＵ３からの入出力
を外部に提供する論理 ６ ＲＯＭ１ ＤＳＰ１用プログラム、固定データ記
憶読みだし専用記憶装置 ７ ＡＬＵ１ ＤＳＰ１用演算装置 ８ ＲＡＭ１ ＤＳＰ１用随時読み書き記憶装置 ９ ＲＯＭ２ ＤＳＰ２用プログラム、固定データ記
憶読みだし専用記憶装置 １０ ＡＬＵ２ ＤＳＰ２用演算装置 １１ ＲＡＭ２ ＤＳＰ２用随時読み書き記憶装置 １２ ＲＯＭ３ ＤＳＰ３用プログラム、固定データ記
憶読みだし専用記憶装置 １３ ＡＬＵ３ ＤＳＰ３用演算装置 １４ ＲＡＭ３ ＤＳＰ３用随時読み書き記憶装置 １５ 入出力論理回路ブロック ＡＬＵからの入出力を
外部に提供する論理 １６ ＡＬＵ 演算装置 １７ ＲＡＭ 随時読み書き記憶装置 １８ ＲＯＭ プログラム、固定データ記憶読みだし専
用記憶装置 １９ 入出力論理回路ブロック ＡＬＵからの入出力を
外部に提供する論理
を外部に提供する論理 ２ ＤＳＰ１ ディジタル信号処理装置 １ ３ ＤＳＰ２ ディジタル信号処理装置 ２ ４ ＤＳＰ３ ディジタル信号処理装置 ３ ５ 入出力論理回路ブロック ＡＬＵ３からの入出力
を外部に提供する論理 ６ ＲＯＭ１ ＤＳＰ１用プログラム、固定データ記
憶読みだし専用記憶装置 ７ ＡＬＵ１ ＤＳＰ１用演算装置 ８ ＲＡＭ１ ＤＳＰ１用随時読み書き記憶装置 ９ ＲＯＭ２ ＤＳＰ２用プログラム、固定データ記
憶読みだし専用記憶装置 １０ ＡＬＵ２ ＤＳＰ２用演算装置 １１ ＲＡＭ２ ＤＳＰ２用随時読み書き記憶装置 １２ ＲＯＭ３ ＤＳＰ３用プログラム、固定データ記
憶読みだし専用記憶装置 １３ ＡＬＵ３ ＤＳＰ３用演算装置 １４ ＲＡＭ３ ＤＳＰ３用随時読み書き記憶装置 １５ 入出力論理回路ブロック ＡＬＵからの入出力を
外部に提供する論理 １６ ＡＬＵ 演算装置 １７ ＲＡＭ 随時読み書き記憶装置 １８ ＲＯＭ プログラム、固定データ記憶読みだし専
用記憶装置 １９ 入出力論理回路ブロック ＡＬＵからの入出力を
外部に提供する論理
Claims (1)
- 【請求項１】 単一の集積回路上に構成され、階層構造
を有する通信制御やディジタル信号処理を各階層の信号
処理に最適化し、各階層ごとに処理対象を細分化した命
令群をそれぞれ有して、従属的に結合した並列信号処理
をそれぞれ実行し、それぞれ共通なアドレスバス、デー
タバス、及び制御信号バスを利用せずに疎結合してお
り、密結合した専用の演算装置と専用の記憶し装置群を
それぞれ利用する複数のディジタル信号処理装置からな
ることを特徴とする並列形ディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13647493A JPH06324994A (ja) | 1993-05-14 | 1993-05-14 | 並列型ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13647493A JPH06324994A (ja) | 1993-05-14 | 1993-05-14 | 並列型ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324994A true JPH06324994A (ja) | 1994-11-25 |
Family
ID=15175974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13647493A Pending JPH06324994A (ja) | 1993-05-14 | 1993-05-14 | 並列型ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439367B1 (ko) * | 1995-05-02 | 2004-08-16 | 가부시끼가이샤 히다치 세이사꾸쇼 | 마이크로컴퓨터 |
| WO2023109263A1 (zh) * | 2021-12-13 | 2023-06-22 | 格科微电子（上海）有限公司 | 缩减模块间走线的方法、信号传输方法及装置、图像传感器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055752A (ja) * | 1983-09-06 | 1985-04-01 | Nec Corp | パケツト処理方式 |
| JPS6163139A (ja) * | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | 通信プロトコル制御装置 |
| JPS63129443A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPH0370950A (ja) * | 1989-08-11 | 1991-03-26 | Aisin Seiki Co Ltd | 凝縮器 |
-
1993
- 1993-05-14 JP JP13647493A patent/JPH06324994A/ja active Pending
Patent Citations (4)
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