JPS6055793B2 - アラ−ム付電子時計 - Google Patents

Description

【発明の詳細な説明】 本発明はアラーム付電子時計に関し、更に詳細には複
数の設定した時刻にそれぞれ違つた音のアラームが鳴る
アラーム付電子時計に関するものである。

アラーム付電子時計には、設定時刻に達した時に可聴
音のアラームが鳴るといつた方式と、例えば時刻をディ
ジタル表示する表示素子の表示形態をアラーム設定時刻
に常時点燈から点減点燈に変える方式とがある。

アラーム付電子時計の本来の目的は、時計の表示を見る
ことなしに設定時刻になつたことを知ることができる点
にある。従つて、後者の表示形態を変える方式は目的を
充分に果すことができないものである。また、前者の方
式はアラーム発生時刻を設定するチャンネルが１個の場
合には有効であるが、複数個のチャンネルを有し複数の
アラーム発生時刻を設定できる時計においては、充分に
目的を達成することができない欠点がある。 而して本
発明は、上記の欠点を除去するため、ア′ラーム発生時
刻が各々設定される複数個のチャンネルに応じて、それ
ぞれ異なつた音のアラームを鳴らすアラーム発生回路を
設け、本来の目的を充分に発揮させることができるアラ
ーム付電子時計を提供するもので、以下、図示した実施
例に基づきその詳細を説明する。

第１図は本発明に従うアラーム付電子時計の一実施例
を示す外観図で、符号１はアラーム付電子腕時計の側で
ある。

側１には時刻を表わす文字３および日付を表わす文字４
等が表示される表示パネル２に対応する窓部５が設けら
れ、かつ内蔵されたアラーム音発生のためのスピーカ６
に対応す’る窓部７が設けられている。側１の側面から
はりユーズ９を有した摺動かつ回転可能な巻真８が突出
して設けられ、それをりユーズ９を介して引き出し、右
方向あるいは左方向に回転操作することにより時間修正
スイッチ３５（第２図示）が操作・される。その他、側
１にはアラーム発生時刻が設定されるチャンネルの選択
を行う選択スイッチ３２（第２図示）の押ボタン１０と
、アラームの発生を停止させる停止スイッチ４３（第２
図示）の押ボタン１１が設けられている。第２図は、本
発明に従うアラーム付電子時計の系統図で、符号１２は
水晶振動子等を用いた発振回路で、その発振出力信号は
複数の縦接された分周段からなる分周回路１３によつて
時間計測の基準となる、例えば１Ｈｚの周波数の基準信
号に分周される。

この基準信号は、（１）進の秒カウンタ１５と、印進の
分カウンタ１６と、２植の時カウンタ１７と、３１進の
日カウンタ１８とを有した時間カウンタ１４によつて計
数される。分カウンタ１６、時カウンタ１７、日カウン
タ１８からは計数内容が■１コードで出力され、それぞ
れ、分一致回路１９、時一致回路２０、日一致回路２１
に供給されると共に、切換回路２２，２３，２４に入力
される。切換回路２２，２３，２４は、詳細について後
述するように、通常は時間カウンタ１４の計数出力をデ
コーダ２５に通過させる。デコーダ２５に供給される時
間カウンタ１４の計数内容は、コード変換された後、ド
ライバ２６を介して表示部２７によつてディジタル表示
される。この表示部２７は、第１図に示された表示パネ
ル２に相当するものてある。本実施例におけるアラーム
付電子時計は、アラーム発生時刻が設定されるＡチャン
ネル２８，Ｂチャンネル２９，Ｃチャンネル３０の３個
のチャンネルを有している。

これ等のチャンネルは、それぞれ“分゛の台のアラーム
設定時刻を記憶する記憶回路２８Ｍ，２９Ｍ，３０Ｍと
、“時゛の台を記憶する記憶回路２８Ｈ，２９Ｈ，３０
Ｈと、．“旧゛を記憶する記憶回路２８Ｄ，２９Ｄ，３
０Ｄとを有している。各チャンネル２８，２９，３０の
記憶回路２８Ｍ〜３０Ｄからは、記憶内容が各々ＢＣＤ
コードで出力され、記憶回路２８Ｍ，２９Ｍ，３０Ｍの
出力は切換回路２２に入力さ！れ、記憶回路２８Ｈ，２
９Ｈ，３０Ｈの出力は切換回路２３に入力され、更に記
憶回路２８Ｄ，２９Ｄ，３０Ｄの出力は切換回路２４に
入力される。また、各チャンネル２８，２９，３０の出
力は、分周回路１３の所定の分周段から得られる分・周
信号を利用した時分割回路３１を介して、所定の周期で
時分割され、分一致回路１９、時一致回路２０、日一致
回路２１にサイクリツクに供給され、各一致回路１９，
２０，２１によつて時間カウンタ１４の計数内容ど比較
される。分一致回路１９は分カウンタ１６の計数内容と
記憶回路２８Ｍ，２９Ｍ，３０Ｍのいずれかの記憶内容
との一致を検出することによつて論理ＲｌＪの信号を出
力し、同様に時一致回路２０，２１も入力される時カウ
ンタ１７，日カウンタ１８の計数内容と、記憶回路２８
Ｈ〜３０Ｈ，２８Ｄ〜３０Ｄの記憶内容との一致を検出
して論理ｒ１ョの一致信号を出力する。ｊ 符号３２は
、第１図における押ボタン１０を押圧操作することによ
つて開閉される常開型の選択スイッチで、一方の接点が
論理ｒ１ョに相当する電圧レベルに維持された電源供給
端子ＶＤＤに接続され、他方の接点がチャンネル選択回
路３３とチャンネル表示回路３８の入力端子に接続され
ている。

チャンネル選択回路３３は、例えば４進のリングカウン
タで構成され、上記選択スイッチ３２の開閉操作によつ
て入力端子に論理０しの信号が入力される度に、４つの
出力端子３３Ｎ，３３Ａ，３３Ｂ，３３Ｃに順次論理Ｒ
Ｌの信号が現われる。

なお、選択スイッチ３２を適宜操作するか、あるいは別
設したリセット回路によつて通常時においては出力端子
３３Ｎが論理ＲｌＪになるようにチャンネル選択回路３
３の出力を規制しておく。チャンネル選択回路３３の出
力端子３３Ａ，３３Ｂ，３３Ｃからの出力は、時刻設定
回路３４に供給され、また出力端子３３Ｎ，３３Ａ，３
３Ｂ，３３Ｃからの出力は表示制御回路３７に供給され
、更に出力端子３３Ｎからの出力はチャンネル表示回路
に供給される。符号３５は、第１図におけるりユーズ９
によつて操作される時間修正スイッチで、中立状態を通
常維持する可動接点３５ｃと、２つの固定接点３５ａと
３油とを有している。

可動接点３５ｃは前述した電源供給端子ＶＤＤに接続さ
れ、固定接点３５ａは時刻設定回路３４の１つの入力端
子に接続され、固定接点３５ｂは時間修正選択回路３６
の入力端子に接続される。時間修正選択回路３６は、例
えは４進のリングカウンタで構成され、時間修正スイッ
チ３５の可動接点３５ｃが固定接点３５ｂ側に投入され
、入力端子に論理ＲｌＪの信号が入力されることによつ
て、出力端子３６Ｎ，３６Ｍ，３６Ｈ，３６Ｄに順次、
論理ＲＬが現われる。

この時間修正選択回路３６の出力端子３６Ｎ，３６Ｍ，
３６Ｈ，３６Ｄからの出力は表示制御回路３７に供給さ
れ、また、出力端子３６Ｍ，３６Ｈ，３６Ｄからの出力
は時刻設定回路３４に供給され、更に出力端子３６Ｎか
らの出力はチャンネル表示回路３８に供給される。

なお、時間修正スイッチ３５を適宜操作するか、あるい
は別設したリセット回路によつて、通常時においては出
力端子３６Ｎが論理ＲｌＪになるように時間修正選択回
路３６の出力を規制しておく。時刻設定回路３４は、本
実施例においては分周回路１３から出力される１Ｈｚの
基準信号が入力されていて、チャンネル選択回路３３の
出力端子３３Ａ，３３Ｂ，３３Ｃのいずれかが論理ｒ１
ョで、また時間修正選択回路３６の出力端子３６Ｍ，３
６Ｈ，３６Ｄのいずれかが論理ＲｌＪである際に、時間
修正スイッチ３５の可動接点３５ｃを固定接点３５ａ側
に投入することによつて、上記基準信号が時刻設定信号
として出力端子３４７Ｖｖ４，３４ＡＨ，３４ＡＤ，３
４ＢＭ，３４ＢＨ，３４ＢＤ，３４ＣＭ，３４ＣＨ１３
４ＣＤのいずれかに現われる。

今、選択スイッチ３２の操作によつてチャンネル選択回
路３３の出力端子３３Ｂが論理ｒ１ョになつていて、時
間修正スイッチ３５の操作によつて時間修正選択回路３
６の出力端子３６Ｈが論理ＲｌＪになつているとすると
、時間修正スイッチ３５を固定接点３５ａ側に投入操作
している期間、時刻設定回路３４の出力端子３４ＢＨに
１Ｈｚの時刻設定信号が現われ、これが前述したＢチャ
ンネル２９の６“時３゛の記憶回路２９Ｈに入力され、
記憶回路２９Ｈの内容が変えられる。なお、時刻設定回
路３４の各出力端子３４ＡＭ〜３４ＣＤから出力される
時刻設定信号は、図面に示されているように、それぞれ
対応する各チャンネル２８，２９，３０の記憶回路２８
Ｍ〜３０Ｄに各々入力される。表示制御回路３７は、１
２個の出力端子３７ＭＮ，３４，ＡＭ，３７ＡＨ，３７
ＡＤ，３７ＨＮ，３７ＢＭ，３７ＢＨ，３７ＢＤ，３７
ＤＮ，３７ＣＭ，３７ＣＨ，３７ＣＤを有し、それ等の
出力信号は、図に示すようにそれぞれ切換回路２２，２
３，２４の制御端子に入力される。

チャンネル選択回路３３の出力端子３３Ｎが論理ＲｌＪ
で、時間修正選択回路３６の出力端子３６Ｎが論理Ｒｌ
Ｊである通常時においては、表示制御回路３７の出力端
子３７ＭＮ，３７ＨＮ，３７ＤＮの出力が論理ＲｌＪと
なり、他の出力端子は全て論理ＲＯＪである。表示制御
回路３７の出力端子３７ＭＮ，３７１１Ｎ，３７ＤＮの
出力が論理ＲＬである通常時においては、切換回路２２
，２３，２４は、分カウンタ１６、時カウンタ１７、日
カウンタ１８の計数内容をデコーダ２５に通過させるよ
うに動作制御される。従つて、通常時においては時間カ
ウンタ１４の計数内容に応じた時刻が表示部２７によつ
て表示される。上記した例のように、チャンネル選択回
路３３の出力端子３３Ｂが論理ＲｌＪ、時間修正選択回
路３６の出力端子３６Ｈが論理ＲｌＪになつたとすると
、表示制御回路３７は出力端子３７ＢＨだけが論理Ｒｌ
Ｊで、他の出力端子が全て論理ＲＯＪになる。

この状態においては、切換回路２３は記憶回路２９Ｈの
記憶内容をデコーダ２５に通過させるように動作制御さ
れ、切換回路２２，２４は入力される信号のいずれをも
通過させないように動作制御される。従つて、時刻設定
回路３４からの時刻設定信号によつて変化する記憶回路
２９Ｈの記憶内容が表示部２７に表示される。上記した
ように、選択スイッチ３２と時間修正スイッチ３５の操
作によつて特定のチャンネルと記憶回路とが指定され、
所要のアラーム発生時刻の設定を実行てきると共に、時
刻設定される記憶回路の記憶内容が表示部２７によつて
表示され、設定時刻を知ることができる。符号３８はチ
ャンネル表示回路で、選択スイッチ３２の操作に応じて
入力されるスイッチ信号を計数する、例えば２ビット・
４進のカウンタを有している。このチャンネル表示回路
３８のカウンタは、通常はチャンネル選択回路３３の出
力端子７３３Ｎから出力される論理ＲｌＪの信号によつ
てリセットされているが、選択スイッチ３２が操作され
、チャンネル選択回路３３の出力端子３３Ｎ以外の出力
端子が論理ｒ１ョになることに応じてリセットが解除さ
れ、出力端子３３Ｎが論理９ｒ１Ｊになるまでの間の、
選択スイッチ３２の操作回数を計数する。この計数内容
は、時間修正選択回路３６の出力端子３６Ｎが論理ＲＬ
である場合には、切換回路２４を通過して表示部２７の
゜旧゛が表示される文字４（第１図示）の部位にノ゜川
゛に代つて表示される。

今、選択スイッチ３２の操作によつてチャンネル選択回
路３３の出力端子３３Ａが論理ＲｌＪとなつてＡチャン
ネル２８が選択されたとすると、表示部２７の文字４に
゜“１゛が表示され、出力端子３３Ｂが論理Ｒｌｊとな
つてＢチャンネル２９が選択されたとすると、表示部２
７の文字４に゜゜２゛が表示され、出力端子３３Ｃが論
理ＲｌＪとなつてチャンネル３０が選択されたとすると
表示部２７の文字４に゜“３゛が表示される。このよう
に、アラーム発生時刻を設定するチャンネルを選択する
ために、選択スイッチ３２を操作すると、チャンネル選
択回路３３で選択されたチャンネルを示すための数字が
、チャンネル表示回路３８の動作によつて表示部２７の
“旧゛が表示される位置に表示される。なお、この表示
は、選択されたチャンネル内のアラーム発生時刻を設定
する論理回路を選択するために時間修正スイッチ３５を
操作して時間修正選択回路３６の出力端子３６Ｎ以外の
出力端子を論理ＲｌＪに代えることに応じて消される。
符号３９は、前述した分一致回路１９，時一致回路２０
，日一致回路２１の出力が入力され、それ等の出力が全
て論理ＲｌＪになつたことを検出して論理ＲｌＪの一致
信号を出力する全一致回路である。

全一致回路３９から出力される一致信号は、本実施例に
おいては分一致回路１９から出力される一致信号の長さ
に規制された長さで、１分間である。たＳ化、分一致回
路１９，時一致回路２０，日一致回路２１から出力され
る一致信号は時分割回路３１のサンプリングパルスに規
制され．た周期の断続波であるため、全一致回路３９に
は遅延回路が設けられ、全一致回路３９からは連続した
論理ＲｌＪの一致信号が出力されるように構成されてい
る。全一致回路３９の出力はアラーム発生回路４０：に
供給される。

アラーム発生回路３９は、全一致回路３９からの一致信
号に応答して、詳細について後述するように、Ａチャン
ネル２８，Ｂチャンネル２９，Ｃチャンネル３０の各チ
ャンネルに対応した各々異つた３種類のアラーム信号を
発生すｉるアラーム信号発生回路４１と、上記アラーム
信号を増幅してスピーカ６を駆動する駆動回路４２と、
スピーカ６に対する駆動回路４２の供給制御を行い、ア
ラーム音の発生を停止させる第１図に示された押ボタン
１１の押圧操作によつて開閉制御される停止スイッチ４
３と、スピーカ６とを含んでいる。以上、本発明に従う
アラーム付電子時計の概要を第１図および第２図に基づ
いて説明して来たが、更にその詳細を第３図以後の図面
を参照して説明する。

第３図は、第２図における時刻設定回路３４と表示制御
回路３７の一具体例を示す回路図で、図）中、第２図に
示された回路部分と同一の部分には判り易いように同一
符号を附してある。

時刻設定回路３４は、一方の入力端子がチャンネル選択
回路３３の出力端子３３Ａに各々接続された２入力の，
ＡＮＤ回路４４Ｍ，４４Ｈ，４４Ｄ・と、一方の入力端
子が出力端子３３Ｂに各々接続された２入力のＡＮＤ回
路４５Ｍ，４５Ｈ，４５Ｄと、一方の入力端子が出力端
子３３Ｃに各々接続された２入力のＡＮＤ回路４６Ｍ，
４６Ｈ，４６Ｄと、分周回路１３から出力される基準信
号が印加される端子４７に一方の入力端子が接続され、
他方の入力端子が時間修正スイッチ３５の固定接点３５
ａに接続された２入力のＡＮＤ回路４８と、上記八ＮＤ
回路４８の出力側に一方の入力端子がそれぞれ接続され
たＡＮＤ回路４９Ｍ，４９Ｈ，４９Ｄとを有している。

ＡＮＤ回路４９Ｍの他方の入力端子は、時間修正選択回
路３６の出力端子３６Ｍに接続され、ＡＮＤ回路４９Ｈ
の他方の入力端子は時間修正選択回路３６の出力端子３
６Ｈに接続され、ＡＮＤ回路４９Ｄの他方の入力端子は
時間修正選択回路３６の出力端子３６Ｄに接続されてい
る。ＡＮＤ回路４９Ｍの出力は、ＡＮＤ回路４４Ｍ，４
５Ｍ，４６Ｍの他方の入力端子に供給され、ＡＮＤ回路
４９Ｈの出力はＡＮＤ回路４４Ｈ，４５Ｈ，４６Ｈの他
方の入力端子に供給され、ＡＮＤ回路４９Ｄの出力はＭ
の回路４４Ｄ，４５Ｄ，４６Ｄの他方の入力端子に供給
される。かかる構成をなした時刻設定回路３４において
、例えば選択スイッチ３２の操作によつてチャンネル選
択回路３３の出力端子３３Ｂが論理ＲｌＪになり、また
時間修正スイッチ３５の固定接点３５ｂ側への投入操作
によつて時間修正選択回路３６の出力端子３６Ｈが論理
ＲｌＪになつた状態で、時間修正スイッチ３５を固定接
点３５ａ側に投入操作すると、端子４７に供給されてい
る分周回路１３からの基準信号が、ＡＮＤ回路４８，４
９Ｈ，４５Ｈを介して出力端子３４ＢＨに時刻設定信号
として現われる。

出力端子３４ＢＨの出力は前述したようにＢチャンネル
２９の“時゛のアラーム設定時刻を記憶する記憶回路２
９Ｈに入力される。上記した例は、出力端子３３Ｂと出
力端子３６Ｈが論理ＲｌＪであるため、出力端子３４Ｂ
Ｈから時刻設定信号が出力される動作を示したものであ
るが、チャンネル選択回路３３と時間修正選択回路３６
の出力に応じて、出力端子３４ＡＭ〜３４ＣＤから選択
的に時刻設定信号が出力され、それ等が対応する記憶回
路２８Ｍ〜３０Ｄに入力されることは理解され得よう。
表示制御回路３７は、時間修正選択回路３６の出力端子
３６Ｎに一方の入力端子がそれぞれ接続されたＡＮＤ回
路５０Ｍ，５０Ｈ，５０Ｄと、チャンネル選択回路３３
の出力端子３３Ａに一方の入力端子が各々接続された２
入力のＡＮＤ回路５１Ｍ，５１Ｈ，５１Ｄと、チャンネ
ル選択回路３３の出力端子３３Ｂに一方の入力端子が各
々接続された２入力のＡＮＤ回路５２Ｍ，５２Ｈ，５２
Ｄと、チャンネル選択回路３３の出力端子３３Ｃに一方
の入力端子が各々接続されたＡＮＤ回路５３Ｍ，５３Ｈ
，５３Ｄと、チャンネル選択回路３３の出力端子３３Ｎ
に一方の入力端子が各々接続された０Ｒ回路５４Ｍ，５
４Ｈ，５４Ｄとを有している。０Ｒ回路５４Ｍの他方の
入力端子は時間修正選択回路３６の出力端子３６Ｍに接
続され、０Ｒ回路５４Ｈの他方の入力端子は時間修正選
択回路３６の出力端子３６Ｈに接続され、０Ｒ回路５４
Ｄの他方の入力端子は時間修正選択回路３６の出力端子
３６Ｄに接続されている。

０Ｒ回路５４Ｍの出力はＡＮＤ回路５０Ｍ，５１Ｍ，５
２Ｍ，５３Ｍの他方の入力端子に入力され、０Ｒ回路５
４Ｈの出力はＡＮＤ回路５０Ｈ，５１Ｈ，５２Ｈ，５３
Ｈの他方の入力端子に入力され、０Ｒ回路５４Ｄの出力
はＮ１回路５０Ｄ，５１Ｄ，５２Ｄ，５３Ｄの他方の入
力端子に入力される。

Ｎ１回路５０Ｍ〜５３Ｄの出力は表示制御回路３７の出
力となるもので、それ等の出力側は図示のように前述し
た出力端子３７ＭＮ〜３７ＣＤに各々接続されている。
かかる構成をなした表示制御回路３７は、チャンネル選
択回路３３の出力端子３３Ｎおよび時間修正選択回路３
６の出力端子３６Ｎが論理ＲｌＪである通常時において
は、出力端子３７ＭＮ，３７ＨＮ，３７ＤＮが論理Ｒｌ
Ｊになつていて、他の出力端子が全て論理ＲＯＪである
。

選択スイッチ３２の操作に応答してチャンネル選択回路
３３の出力端子３３Ｎが論理ＲＯになり、かつ時間修正
選択回路３６の出力端子３６Ｎが論理ＲｌＪの状態にあ
る場合には、表示制御回路３７の出力端子３７ＭＮ〜３
７ＣＤは、いずれも論理ＲＯＪである。この場合には、
前述したようにチャンネル表示回路３８の動作によつて
表示部２７の“旧゛が表示される部分にチャンネル選択
回路３３によつて選択されたチャンネルが表示される。
今、チャンネル選択回路３３の出力端子３３Ｂが論理Ｒ
ｌＪ′（−Ｂチャンネル２９が選択されたとすると、表
示部２７にＢチャンネル２９に相当するＲ２Ｊの数字が
表示され、表示部２７からは時刻の表示が消える。チャ
ンネル選択回路３３によつてＢチャンネル２９が選択さ
れた後、時間修正スイッチ３５の操作によつて時間修正
選択回路３６の出力端子３６Ｈが論理ＲｌＪに変えられ
たとす、ると、表示制御回路３７は出力端子３７ＢＨが
論理１しとなる。これが切換回路２３に入力されること
により切換回路２３が記憶回路２９Ｈの記憶内容をデコ
ーダ２５に通過させ、表示部２７に記憶回路２９Ｈの記
憶内容が表示される。この時には時刻設定回路３４から
出力される時刻設定信号が記憶回路２９Ｈに入力される
ため、表示部２・７の表示を見ながら記憶回路２９に゜
゛時゛の台のアラーム発生時刻を設定することができる
。同様に、チャンネル選択回路３３によつてＢチャンネ
ル２９が選択され、時間修正選択回路３６によつて、“
゜分゛の台、あるいば旧゛の台のアラーム発生時刻を設
定する記憶回路２９Ｍあるいは２９Ｄが選択されたとす
ると、それ等の記憶内容が表示部２７に選択的に表示さ
れ、所要のアラーム発生時刻の設定ができる。なお、記
憶回路２８Ｍ〜３０Ｄの記憶内容のいずれかが表示部２
７に表示ｌされる状態に表示制御回路３７の出力がなつ
た場合には、時間カウンタ１４の計数内容に応じた時刻
、並びにチャンネル表示回路３８の出力によるチャンネ
ル数は表示部２７に表示されない。第４図は切換回路２
２の一具体例を示す回路図で、図中第２図および第３図
に示された回路部分と同一の回路部分には判り易いよう
に同一符号を附してある。この切換回路２２は、６ビッ
ト・６０進の分カウンタ１６の出力が一方の入力端子に
入力される６個の２入力のＡＮＤ回路５５ａ〜５５ｆ（
５５ｂ，５５ｃ，５５ｄ，５５ｅは省略されて示されて
いない）と、Ａチャンネル２８の記憶回路２８Ｍから出
力される６ビットの信号が一方の入力端子に入力される
６個の２入力のＡＮＤ回路５６ａ〜５６ｆ（５６ｂ，５
６ｃ，５６ｄ，５６ｅは省略されて示されていない）と
、Ｂチャンネル２９の記憶回路２９Ｍから出力される６
ビットの信号が一方の入力端子に入力される６個の２入
力の．ＡＮＤ回路５７ａ〜５７ｆ（５７ｂ，５７ｃ，５
７ｄ，５７ｅは省略されて示されていない）と、Ｃチャ
ンネル３０の記憶回路３０Ｍから出力される６ビットの
信号が一方の入力端子にそれぞれ入力される６個の２入
力のＮの回路５６ａ〜５８ｆ（５８ｂ，５８ｃ，５８ｄ
，５８ｅは省略されて示されていない）と、上記Ｎ１回
路５５ａ，５６ａ，５７ａ，５８ａの出力が入力される
４入力の０Ｒ回路５９ａと、ＡＮＤ回路５５ｂ〜５８ｂ
の出力、ＡＮＤ回路５５Ｃ〜５８Ｃの出力、ＡＮＤ回路
５５ｄ〜５８ｄの出力、ＡＮＤ回路５５ｅ〜５８ｅの出
力がそれぞれ入力される４つの０Ｒ回路５９ｂ〜５９ｅ
（省略されて示されていない）と、ＡＮＤ回路５５ｆ，
５６ｆ，５７ｆ，５８ｆの出力が入力される４入力の０
Ｒ回路５９ｆとを有している。，ＡＮＤ回路５５ａ〜５
５ｆの他方の入力端子には表示制御回路３７の出力端子
３７ＭＮからの出力が入力され、ＡＮＤ回路５６ａ〜５
６ｆの他方の入力端子には表示制御回路３７の出力端子
３７ＡＭからの出力が入力され、ＡＮＤ回路５７ａ〜５
７ｆの他方の入力端子には表示制御回路３７の出力端子
３７ＢＭからの出力が入力され、Ｎ山回路５８ａ〜５８
ｆの他方の入力端子には表示制御回路３７の出力端了Ｃ
Ｍからの出力が入力される。切換回路２２の出力は０Ｒ
回路５９ａ〜５９ｆから取り出され、デコーダ２５に入
力される。かかる切換回路２２は、表示制御回路３７の
出力端子３７ｒＶｆＳＪが論理ＲＬである通常時におい
ては、ＡＮＤ回路５５ａ〜５５ｆおよび０Ｒ回路５９ａ
〜５９ｆを介して分カウンタ１６の出力をデコーダ２５
に通過させる。

また、Ｂチャンネル２９の記憶回路２９Ｍが選択されて
表示制御回路３７の出力端子３７ＢＭが論理ＲｌＪにな
つた場合には、記憶回路２９Ｍの記憶内容がＡＮＤ回路
５７ａ〜５７ｆ，０Ｒ回路５９ａ〜５９ｆを介してデコ
ーダ２５に通過させられる。第４図は切換回路２２の一
具体例を示すものであるが、切換回路２３もほぼ同様に
構成されるものであり、その具体例については説明を省
略する。

ただし、切換回路２３の場合には入力される時カウンタ
１７等の出力が５ビットの信号であるため、それに応じ
てＡＮＤ回路、０Ｒ回路の必要数が減る。第５図は切換
回路２４の一具体例を示すもので、図中第２図および第
３図に示された回路部分と同一の回路部分には判り易い
ように同一符号を附してある。

切換回路２４は切換回路２２と類似した回路構成をなし
、日カウンタ１８の５ビットの出力が入力されるＡＮＤ
回路６０ａ〜６０ｅ（６０ｂ，６０ｃ，６０ｄは省略さ
れて示されていない）と、Ａチャンネル２８の記憶回路
２８Ｄの出力が入力されるＡＮＤ回路６１ａ〜６１ｅ（
６１ｂ，６１ｃ，６１ｄは省略されて示されていない）
と、Ｂチャンネル２９の記憶回路２９Ｄの出力が入力さ
れるＡＮＤ回路６２ａ〜６２ｅ（６２ｂ，６２ｃ，６２
ｄは省略されて示されていない）と、Ｃチャンネル３０
の記憶回路３０Ｄの出力が入力されるＡＮＤ回路６３ａ
〜６３ｅ（６３ｂ，６３ｃ，６３ｄは省略されて示され
ていない）と、ＡＮＤ回路６０ａ〜６３ａの出力が入力
される０Ｒ回路６４ａと、ＡＮＤ回路６０ｂ〜６３ｂの
出力が入力される。０Ｒ回路６４ｂ（図示せず）と、Ａ
ＮＤ回路６０ｃ〜６３ｃの出力が入力される０Ｒ回路６
４ｃ（図示せず）と、ＡＮＤ回路６０ｄ〜６３ｄの出力
が入力される０Ｒ回路６４ｄ（図示せず）と、ＡＮＤ回
路６０ｅ〜６３ｅの出力が入力される０Ｒ回路６４ｅと
から構成されている。

ＡＮＤ回路６０ａ〜６０ｅには表示制御回路３７の出力
端子３７ＤＮからの出力が入力され、，ＡＮＤ回路６１
ａ〜６１ｅには表示制御回路３７の出力端子３７ＡＤか
らの出力が入力され、ＡＮＤ回路６２ａ〜６２ｅには表
示制御回路３７の出力端子３７ＢＤからの出力が入力さ
れ、，ＡＮＤ回路６３ａ〜６３ｅには表示制御回路３７
の出力端子３７ＣＤからの出力が入力される。

ＡＮＤ回路６０ａ，６１ａ，６２ａ，６３ａの出力が入
力される０Ｒ回路６４ａには、端子６５ａに印加される
チャンネル表示回路３８の出力が入力され、またＡＮＤ
回路６０ｂ，６１ｂ，６２ｂ，６３ｂの出力が入力され
る０Ｒ回路６４ｂ（図示せず）には、端子６５ｂに印加
されるチャンネル表示回路３８の出力が入力される。切
換回路２４の出力は０Ｒ回路６４ａ〜６４ｅから取り出
され、デコーダ２５に入力される。

表示制御回路３７の出力端子ＤＮが論理ＲｌＪである通
常時においては、日カウンタ１８の計数出力がＭの回路
６０ａ〜６０ｅおよび０Ｒ回路６４ａ〜６４ｅを介して
デコーダ２５に供給され、また、例えば表示制御回路３
７の出力端子３７ＢＤが論理ＲｌＪになつた場合にはＢ
チャンネル２９の記憶回路２９Ｄの記憶内容がＡＮＤ回
路６２ａ〜６２ｅ，０Ｒ回路６４ａ〜６４ｅを介してデ
コーダ２５に供給される。更に表示制御回路３７の出力
端子３７ＭＮ〜３７ＣＤがいずれも論理ＲＯＪになり、
チャンネル表示回路３８からチャンネル選択回路３３に
よつて選択されたチャンネルを表わす信号が端子６５ａ
，６５ｂに印加されると、それが０Ｒ回路６４ａ，６４
ｂを介してデコーダ２５に供給される。第６図はチャン
ネル表示回路３８の一具体例を示す回路図で、図中、第
２図，第３図および第５図に示された回路部分と同一の
回路部分は判り易いように同一符号を附してある。

チャンネル表示回路３８は、端子３２ａを介して選択ス
イッチ３２の操作に応じたスイッチ信号が入力端子Ｔに
入力される２ビット・４進のカウンタ６６と、一方の入
力端子に上記カウンタ６６の出力端子Ｑ１の出力が入力
され、他方の入力端子に時間修正選択回路３６の出力端
子３６Ｎの出力が入力される．ＡＮＤ回路６７と、一方
の入力端子に上記カウンタ６６の出力端子Ｑ２の出力が
入力され、他方の入力端子に時間修正選択回路３６の出
力端子３６Ｎの出力が入力されるＡＮＤ回路６８とを有
している。カウンタ６６のリセット端子Ｒにはチャンネ
ル選択回路３３の出力端子３３Ｎからの出力が入力され
、通常時においてはそれが論理ｒ１ョであつてカウンタ
６６がリセットされているため、カウンタ６６の出力、
すなわち出力端子Ｑｌ，Ｑ２に現われる論理はＪＯ，Ｏ
Ｊになつている。チャンネル選択回路３３を構成する前
述のリングカウンタは、入力パルスの立上りで動作し、
またカウンタ６６は入力パルスの立上りで動作する回路
構成になつている。今、通常時から選択スイッチ３２を
１回閉成操作すると、それが閉成された時点でチャンネ
ル選択回路３３の出力端子３３の論理がＲｌＪからＲＯ
Ｊに変化し、それによつてカウンタ６６のリセットが解
除され、選択スイッチ３２が開かれた時点でカウンタ６
６の出力端子Ｑ１が論理ｒ１ョになり、カウンタ６６の
出力は論理Ｒｌ，Ｏョになる。時間修正選択回路３６の
出力端子３６Ｎが論理ＲｌＪである場合には、ＡＮＤ回
路６７の出力は論理ＲｌＪとなり、それが端子６５ａに
供給され、またＡＮＤ回路６８の出力は論理ＲＯＪとな
り、それが端子６５ｂに供給される。端子６５ａに論理
１１Ｊの信号が入力されることによつて、第５図におけ
る０Ｒ回路６４ａの出力が論理ＲｌＪとなり、表示部２
７の゜旧゛が表示される部分に、選択されたＡチャンネ
ル２８を表わす“゜１゛の数字が表示される。通常状態
時から選択スイッチ３２を２回操作すると、カウンタ６
６の出力が論理ＲＯ，ｌＪになり、ＡＮＤ回路６８，端
子６５ｂを介して切換回路２４の０Ｒ回路６４ｂ（図示
せず）に論理ＲｌＪの信号が入力され、表示部２７にＢ
チャンネル２９が選択されたことを表わす゜“２゛の数
字が表示される。同様に、通常状態時から選択スイノツ
チ３２を３回操作すると、カウンタ６６の出力が論理Ｒ
ｌ，ｌＪになつて、切換回路２４の０Ｒ回路６４ａ，６
４ｂに論理ＲｌＪの信号が入力される結果、表示部２７
には、Ｃチャンネル３０が選択されたことを表わす“３
゛の数字が表示され７るなお、選択スイッチ３２によつ
て、チャンネルの選択を行つた後、時間修正スイッチ３
５を操作することによつて時間修正選択回路３６の出力
端子３６Ｎが論理ＲｌＪから論理ＲＯＪに変化すると、
ＡＮＤ回路６７，６８の出力が共に論理ＲＯＪになつて
、表示部２７による選択されたチャンネル数の表示は消
える。第７図は、アラーム発生回路４０のアラーム信号
発生回路４１の一具体例を示す回路図で、図中、第２図
に示された回路部分と同一の回路部分には判り易いよう
に同一符号を附してある。

この第７図に示したアラーム信号発生回路４１は、アラ
ーム発生時刻を設定する各チャンネルに応じて、長さを
異にした３種類のアラーム音を発生する具体例て、分周
回路１３を構成する縦接された分周段のうちの所定の３
つの分周段Ｑｐ，Ｑｒ，Ｑｓからの分周信号を利用して
いる。発振回路１２で発振される信号の周波数を例えば
３２，７６８Ｈｚとすれば、分周段Ｑｐは５段目の分周
段であつて、１０２４Ｈｚの分周信号を出力し、分周段
Ｑｒは１３段目の分周段であつて、４Ｈｚの分周信号を
出力し、分周段Ｑｓは１４段目の分周段であつて、２Ｈ
ｚの分周信号を出力する。分周段Ｑｐの出力は３入力の
ＡＮＤ回路６９の一つの入力端子に入力され、分周段Ｑ
ｒの出力はインバータ７０によつて反転された後、２入
力のＡＮＤ回路７１と２入力の０Ｒ回路７２の一方の入
力端子にそれぞれ入力され、分周段Ｑｓの出力は上記Ａ
ＮＤ回路７１と０Ｒ回路７２の他方の入力端子および２
入力のＡＮＤ回路１５の一方の入力端子に入力される。
Ｎ１回路７１の出力は２入力のＡＮＤ回路７４の一方の
入力端子に入力され、０Ｒ回路７２の出力は２入力のＡ
ＮＤ回路７６の一方の入力端子に入力される。符号７３
は、全一致回路３９から出力される一致信号を計数する
３進のリングカウンタで、出力端了Ｑａからの出力はＡ
ＮＤ回路７４の他方の入力端子に、出力端子Ｑｂからの
出力はＡＮＤ回路７５の他方の入力端子に、出力端子Ｑ
ｃからの出力はＡＮＤ回路７６の他方の入力端子に各々
入力される。ＡＮＤ回路７４，７５，７６の出力は３−
入力の０Ｒ回路７７の入力端子に各々入力され、また０
Ｒ回路７７の出力は全一致回路３９の出力および分周段
Ｑｐの出力と共にＡＮＤ回路６９に入力される。かかる
構成をなしたアラーム信号発生回路４１，の出力は、Ａ
ＮＤ回路６９から得られ、駆動回路４２に供給される。

次に、かかるアラーム信号発生回路の動作態様を第８図
に示した波形図を参照して説明する。

第８図において、Ｊｒは分周段Ｑｒの出力波形、Ｊｓは
分周段Ｑｓの出力波形、変調信号Ｊａはリングカウンタ
７３の出力端子Ｑａが論理ＲＬである場合のＡＮＤ回路
７４の出力波形、変調信号Ｊｂはリングカウンタ７３の
出力端子Ｑｂが論理ＲｌＪである場合の．ＡＮＤ回路７
５の出力波形、変調信号Ｊｃはリングカウンタ７３の出
力端子αが論理ＲｌＪである場合のＡＮＤ回路７６の出
力波形、基本信号Ｊｐは分周段Ｑｐの出力てある。今、
時間カウンタ１４の内容とＡチャンネル２８に設定した
アラーム発生時刻の内容とが一致して全一致回路３９か
ら論理ＲｌＪの一致信号が出力され、リングカウンタ７
３の出力端子Ｑａが論理ＲｌＪになつたとすると、ＡＮ
Ｄ回路７４から波形Ｊａに示すｌような周期が１１２８
：デユーテイ比が１′４の信号が出力され、それが０Ｒ
回路７７を介してＡＮＤ回路６９に入力される。ＡＮＤ
回路６９の一つの入力端子には波形Ｊｐで示される分周
段Ｑｐの出力、並びに残りの入力端子には一致信号が入
力されているため、ＡＮＤ回路６９からは波形ＪＡに示
すように、長さが１１晰で間隔が３Ｂ秒の断続した１０
２４Ｈｚの信号が出力される。また、時間カウンタ、４
とＢチャンネル２９の内容とが一致し、リングカウンタ
７３の出力端子Ｑｂが論理ＲｌＪになつた場合には、Ａ
ＮＤ回路６９からは波形ＪＢに示すように長さが１１４
秒で間隔が１１４秒の断続した１０２４Ｈｚの信号が出
力される。更に、時間カウンタ１４とＣチャンネル２９
の内容とが一致し、リングカウンタ７３の出力端了Ｑｃ
が論理Ｒｌ．Ｊになつた場合には、ＡＮＤ回路６９から
は波形ＪＣに示すように長さが３Ｂ秒で間隔が１Ｂ秒の
断続した１０２４Ｈｚの信号が出力される。これらのＡ
ＮＤ回路６９の出力が駆動回路４２を介してスピーカ６
に供給されることにより、スピーカ６からは各チャンネ
ル２８，２９，３０に設定した時刻になると、各チャン
ネルに応じて長さ並びに間隔が異なる３種類のアラーム
音が発生される。第９図はアラーム信号発生回路４１の
他の具体例を示すもので、第２図に示された回路と同一
の回路には判り易いように同一符号を附してある。この
具体例は高さを異にする３種類のアラーム音を発生する
ためのもので、分周回路１３の４つの分周段Ｑｎ，Ｑｎ
＋，，Ｑｎ＋２，Ｑｔから得られる分周信号を利用して
いる。分周段Ｑｎは例えば５段目の分周段で、１０２４
Ｈｚの分周信号を出力し、分周段中＋，，分周段Ｑｎ＋
２からはそれぞれ５１２Ｈｚと、２５６Ｈｚの分周信号
が出力される。また、分周段Ｑｔは１４段目の分周段で
２Ｈｚの分周信号を出力する。分周段Ｑｎ，Ｑｎ＋１，
Ｑｎ＋２の出力は対応する４入力のＡＮＤ回路７８，７
９，８０の一つの入力端子に各々入力され、分周段Ｑｔ
の出力は各ＡＮＤ回路７８，７９，８０の一つの入力端
子に入力される。符号８１は全一致回路３９からの一致
信号が入力される３進のリングカウンタで、３つの出力
端子Ｑｄ，Ｑｅ，Ｑｆの出力はそれぞれ対応するＡＮＤ
回路７８，７９，８０に入力され、また、ＡＮＤ回路７
８，７９，８０の残りの入力端子には全一致回路３９か
らの一致信号が入力される。ＡＮＤ回路７８，７９，８
０の各出力は３入力の０Ｒ回路７７ａに入力される。０
Ｒ回路７７ａの出力はアラーム信号発生回路４１の出力
であつて駆動回路４２に供給される。

次に、かかる構成をなしたアラーム信号発生回路の動作
態様を第１０図に示した波形図を参照して説明する。

第１０図において、変調信号Ｋｔは分周段Ｑｔの出力波
形、基本信号Ｋｎ，Ｋｎ＋２，Ｋｎ＋２は分周段Ｑｎ，
Ｑｎ＋１，Ｑｎ＋２の各出力波形である。今、全一致回
路３９から一致信号が出力され、かつリングカウンタ８
１の出力端子Ｑｄが論理Ｒｌ．Ｊになつたとすると、Ｎ
１回路８０からは波形Ｋｄに示すように２５６Ｈｚの信
号が１′４秒の長さで、しかも１１４秒の間隔で出力さ
れる。また、全一致回路３９から一致信号が出力され、
かつリングカウンタ８１の出力端子Ｑｅが論理Ｒｌ．Ｊ
になつたとすると、ＡＮＤ回路７９からは波形Ｋａに示
すように１１４秒の長さの５１２Ｈｚの信号が１１４秒
間隔で出力される。更に、全一致回路３９から一致信号
が出力され、かつリングカウンタ７３の出力端子Ｑｆが
論理ＲｌＪになると、ＡＮＤ回路７８から波形Ｋｆに示
すように長さが１１４秒の１０２４Ｈｚの信号が１１４
秒間隔で出力される。これらのＡＮＤ回路８０，７９，
７８の出力は０Ｒ回路７７ａを介して駆動回路４２に供
給される。従つて、スピーカ６からは各チャンネルに応
じた周波数が異なるアラーム音が発生される。第１１図
は、アラーム信号発生回路４１の他の具体例を示すもの
で、図中、第２図に示された回路と同一の回路には判り
易いように同一符号を附してある。

この具体例は、各チャンネルに応じて大きさが異なるア
ラーム音を発生させるためのもので、分周回路１３の分
周段Ｑｘの出力が一方の入力端子に入力される２入力の
ＡＮＤ回路８２と、分周段Ｑｙ，Ｑｚの各分周出力が入
力されるＡＮＤ回路８３と、全一致回路３９からの一致
信号が一方の入力端子に入力される２入力のＮの回路８
４とを含んでいる。分周段Ｑｘは数１００Ｈｚないし数
ＫＨｚの分周信号が出力される分周段で、本具体例では
４段目の分周段で、２０４８Ｈｚの分周信号を出力する
。分周段Ｑｙは可聴周波数の分周信号が出力される分周
段で、本具体例では６段目の分周段で、５１２Ｈｚの分
周信号を出力する。分周段９ｚは数Ｈｚないし数１０Ｈ
ｚの好ましくは可聴周波数より低い周波数の分周信号が
出力される分周段で、本具体例では１４段目の分周段で
、２Ｈｚの分周信号を出力する。ＡＮＤ回路８３の出力
は前記ＡＮＤ回路８４の他方の入力端子に入力され、ま
たＡＮＤ回路８４の出力は、スピーカ６が負荷として接
続された駆動回路４２を構成するトランジスタ８６のベ
ースに抵抗８５を介して入力される。ＡＮＤ回路８２の
他方の入力端子には全一致回路３９からの一致信号が入
力され、また、ＡＮＤ回路８２の出力は、端子８７に印
加される電圧Ｅを昇圧する昇圧回路８８に入力される。
昇圧回路８８は上記電圧Ｅをｎ倍のＮＥボルトに昇圧す
る回路と、昇圧電圧圧を抵抗等て分圧する回路とを含み
、出力端子８８ａからは昇圧電圧池の１１３の電圧Ｅａ
が出力され、出力端子８８ｂからは昇圧電圧ＮＥの２１
３の電圧Ｅｂが出力され、出力端子８８ｃからは昇圧電
圧ＮＥと等しい電圧Ｅｃが出力される。昇圧回路８８の
各出力端子８８ａ，８８ｂ，８８ｃの出力電圧は、それ
ぞれ対応するトランスミッションゲート８９ａ，８９ｂ
，８９ｃの入力端子に入ノカされ、また、トランスミッ
ションゲート８９ａ，８９ｂ，８９ｃの出力はスピーカ
６のコイルを介してトランジスタ８６のコレクタに接続
されている。符号９０は、全一致回路３９からの一致信
号が入力される３進のリングカウンタで、出力Ｌ端了Ｑ
ｇの出力はトランスミッションゲート８８ａの一方の制
御端子に印加されると共に、インバータ９１ａで反転さ
れて他方の制御端子に印加される。また、リングカウン
タ９０の出力端子Ｑｈの出力は、トランスミッションゲ
ート９１ｂの一ｌ方の制御端子に印加されると共に、イ
ンバータ９１ｂを介して他方の制御端子に印加される。
更に、リングカウンタ９０の出力端子Ｑｉの出力はトラ
ンスミッションゲート８９ｃの一方の制御端子に印加さ
れると共に、インバータ９１ｃによつて反転されて他方
の制御端子に印加される。かかる構成をなしたアラーム
信号発生回路の動作を、第１２図に示した波形図を参照
して説明する。第１２図において、基本信号Ｌｙは分周
段９ｙの出力波形、変調信号ｂは分周段Ｑｚの出力波形
、ＬｍはＡＮＤ回路８３、あるいは全一致回路３９から
一致信号が出力されている場合のＡＮＤ回路８４の出力
波形である。全一致回路３９から一致信号が出力されて
いない時には、ＡＮＤ回路８４の出力が無いため、スピ
ーカ６からのアラーム音の発生はない。全一致回路３９
から一致信号が出力され、かつ、リングカウンタ９０の
出力端子籠から出力がある状態においては、トランスミ
ッションゲート８９ａが０Ｎとなつて、昇圧回路８８の
出力端子８８ａの電圧上ａがスピーカ６のコイルを介し
てトランジスタ８６のコレクタに供給されると共に、ト
ランジスタ８６のベースには波形１ｍで示される信号が
入力されるため、スピーカ６からは波形Ｌａで示すよう
なアラーム音が発生される。また、全一致回路３９から
一致信号の出力があり、かつ、リングカウンタ９０の出
力端＋Ｑｈから出力がある場合には、トランスミッショ
ンゲート８８ｂが０Ｎとなつて昇圧回路８８の出力端子
８８ｂの電圧Ｅｂがトランジスタ８６のコレクタに供給
され、スピーカ６からは波形Ｌｂに示すように振幅が前
の場合より大きくなつたアラーム音が発生される。また
、全一致回路３９から一致信号の出力があり、かつ、リ
ングカウンタ９０の出力端子Ｑ１から出力がある場合に
は、トランスミッションゲート８９ｃが０Ｎとな．つて
昇圧回路８８の出力端子８８ｃの電圧Ｅｃがトランジス
タ８６のコレクタに供給され、スピーカ６からは波形Ｌ
ｃに示すように振幅が前の２つの場合より大きくなつた
アラーム音が発生される。この具体例によれば、各チャ
ンネルに応じ．て、音の大きさが異なる３種類のアラー
ム音が発生される。第１３図は、アラーム信号発生回路
の更に他の具体例を示すもので、図中、第２図に示した
回路と同一の回路には判り易いように同一符号を附し−
てある。

この具体例は、各チャンネルに応じて音色が異なるアラ
ーム音を発生するためのもので、符号９２は分周回路１
３の所定の分周段から得られる分周信号を周期信号とし
、全一致回路３９の出力を動作制御信号とする関数発生
回路である。本具体例における関数発生回路９２は、全
一致回路３９からの一致信号が入力される３進のリング
カウンタ９３の各出力端子Ｑｕ，Ｑｖ，Ｑｗに各々対応
して接続された３つの入力端子を有し、リングカウンタ
９３の出力に応じて、第１４図の波形Ｍａ，Ｍｂ，Ｍｃ
に示すように周期が異なる３種類の三角波を出力端子９
２ａ，９２ｂ，９２ｃから出力する三角波発生回路であ
る。なお、この”関数発生回路９２としては、アナログ
的に０ボルトから所定の電圧まで、単調的あるいは周期
的に変化する関数波を発生する回路も考えられる。関数
発生回路９２の出力端子９２ａ，９２ｂ，９２ｃから選
択的に出力される三角波は、各々対応する三値論理回路
９４ａ，９４ｂ，９４ｃに入力される。三値論理回路９
４ａ〜９４ｃは、各々同一構成をなしたもので、４つの
ＭＯＳ・トランジスタ９５，９６，９７，９８で構成さ
れている。

ＭＯＳ●トランジスタ９５のドレインは、電源供給端子
ＶＤＤに接続され、ソースはＭＯＳ・トランジスタ９６
のドレインに接続されている。

ＭＯＳ●トランジスタ９６のソースは、ＭＯＳ●トラン
ジスタ９７のドレインに接続されている。

このＭＯＳ・トランジスタ９６，９７は抵抗素子として
用いられ、抵抗比が１：１となるように設計されている
。ＭＯＳ・トランジスタ９５，９６のゲートはそれぞれ
ドレイン側に接続され、また、ＭＯＳ・トランジスタ９
５のソースとＭＯＳ・トランジスタ９６のドレインとの
接続点はＭＯＳ・トランジスタ９８のドレインに接続さ
れ、かつ、その点が三値論理回路９４ａ，９４ｂ，９４
ｃの出力端子９９ａ，９９ｂ，９９ｃに接続される。Ｍ
ＯＳ・トランジスタ９７，９８のゲートには、関数発生
回路９２の出力端子９２ａ，９２ｂ，９２ｃからの出力
が入力され、また、両者のソースは共に接地される。こ
こで、ＭＯＳ・トランジスタ９７と９８のスレツシユホ
ールド電圧をそれぞれＶｔｃ，■Ｔｄとすると、両者は
Ｖｔｃ＜Ｖｔｄの関係を満足するように設計されている
。かかる三値論理回路９４ａ，９４ｂ，９４ｃは、入力
電圧Ｖｉがスレツシユホールド電圧■Ｔｃ，Ｖｔｄより
小さい場合には、ＭＯＳ・トランジスタ９７，９８が共
に０ＦＦとなるため、出力端子９９Ａ，９９ｂ，９９ｃ
には電源供給端子ＶＤＤに印加される電圧■Ｄにほぼ等
しい電圧が出力され、また入力電圧Ｖｉがスレツシユホ
ールド電圧Ｖｔｃよりは高く、Ｖｔｄより低い場合には
、ＭＯＳ・トランジスタ９７が０Ｎ，Ｍ０Ｓ●トランジ
スタ９８が０ＦＦとなるため、出力端子９９ａ，９９ｂ
，９９ｃには、上記電圧■Ｄの１１２にほぼ等しい電圧
が出力され、更に、入力電圧Ｖｉがスレツシユホールド
電圧■Ｃ，■日より高い場合には、ＭＯＳ●トランジス
タ９７，９８が共に０Ｎとなり、出力端子９９ａ，９９
ｂ，９９ｃには０ボルトが出力される。

従つて、第１４図の波形■伯で示される三角波が入力さ
れる三値論理回路９４ａからは、波形ＭＡで示すように
三段階の電圧レベルを有した信号が出力され、同様に波
形Ｍｂで示される三角波が入力される三値論理回路９４
ｂからは、波形ＩＢで示す信号が、更に波形Ｍｃで示さ
れる三角波が入力される三値論理回路９４ｃからは、波
形ＭＣで示す信号が出力される。三値論理回路９４ａ，
９４ｂ，９４ｃの各出力はトランスミッションゲート１
００ａ，１００ｂ，１００ｃにそれぞれ入力され、また
、トランスミッションゲート１００ａ〜１００ｃの出力
は、スピーカ６のコイルを介してトランジスタ１０１の
コレクタに入力される。

前記リングカウンタ９３の出力端子Ｑｕからの出力はト
ランスミッションゲート１００ａの一方の制御端子に印
加されると共に、インバータ１０２ａを介して他方の制
御端子に印加され、リングカウンタ９３の出力端子Ｑｖ
の出力はトランスミッションゲート１００ｂの一方の制
御端子に印加されると共に、インバータ１０２ｂで反転
されて他方の制御端子に印加され、リングカウンタ９３
の出力端子Ｑｗの出力は、トランスミッションゲート１
００ｃの一方の制御端子に印加されると共に、インバー
タ１０２ｂて反転されて他方の制御端子に印加される。

前記トランジスタ１０１のベースには、例えば端子１０
３に入力される分周回路１３の可聴周波数の分周信号を
出力する分周段からの信号が、全一致回路３９から一致
信号が出力されている場合にはＡＮＤ回路１０４および
抵抗１０５を介して入力される。なお、トランジスタ１
０１のエミッタは接地されている。かかるアラーム信号
発生回路は、全一致回路３９から一致信号が出力され、
か一つ、リングカウンタ９３の出力端子Ｑｕから出力が
ある場合には、トランスミッションゲート１００ａが０
Ｎ状態となり、波形凧で示される三値論理回路９４ａの
出力電圧がトランジスタ１０１のコレクタに供給され、
スピーカ６からは端子１０３に入力される可聴信号の大
きさ、および長さが波形ＭＡに応じて変化する音色のア
ラーム音が発生する。

また、全一致回路３９から一致信号が出力され、リング
カウンタ９３の出力端了Ｑｖから出力が出ている場合に
は、トランスミッションゲート１００ｂが０Ｎし、波形
ＭＢの三値論理回路９４ｂの出力に応じて、長さ並びに
大きさが変化するアラーム音が発生する。更に、全一致
回路３９から一致信号が出力され、リングカウンタ９３
の串力端子ＱＷから出力が出ている場合には、トランス
ミツシヨンゲー１・１００ｃが０Ｎし、波形ＭＣの三値
論理回路９４ｃの出力に応じて、長さ並びに大きさが変
化するアラーム音が発生する。かかるアラーム信号発生
回路によれば、各チャンネル２８，２９，３０に設定し
たアラーム発生の設定時刻になつて全一致回路３９から
一致信号が出力されると、各チャンネル毎に音色の異な
つたアラーム音が発生する。

以上、図示した実施例に基づき本発明に従うアラーム付
電子発明の詳細な説明して来たが、本発明は図示の実施
例に限定されるものではなく、種々の変更、あるいは改
良がなされ得るものである。

例えば、図示の実施例ではアラーム発生時刻Ｌを設定す
るチャンネル数を３個にしてあるが、本発明はそれに限
定されるものではなく、２個あるいは４個以上にするこ
とも可能で、チャンネル数に応じて多少の回路変更をす
るだけでよい。また、アラーム音を発生するために、分
周回路の分門周段から得られる分周信号を利用して回路
の簡素化、並びに消費電圧の低減を図つているが、分周
信号の代りに各種の発振回路で発振される信号を利用す
ることも当然できる。叙上の如く本発明に従うアラーム
付電子時計）は、アラーム発生時刻を設定する複数個の
チャンネルを有しているため、複数の機会にアラームを
鳴らすことができ、また、複数個のチャンネルに応じて
それぞれ異なつたアラーム音を発生するアラーム発生回
路を有しているため、複数のアラーム音を開き分けるこ
とによつて、時計の時刻表示を見ることによつて時刻を
知ることができると共に、何のためのアラームであるか
を判断することができる等、充分に所期の目的を達成し
得、実用に供し著しい効果を奏するものである。

【図面の簡単な説明】

第１図は本発明に従うアラーム付電子時計の外観を示す
図、第２図は本発明に従うアラーム付電子時計の一実施
例を示す系統図、第３図は第２図に示された時刻設定回
路と表示制御回路の一具体例を示す回路図、第４図は第
２図に示された２つの切換回路の一具体例を示す回路図
、第５図は第２図に示された他の切換回路の一具体例を
示す回路図、第６図は第２図に示されたチャンネル表示
回路の一具体例を示す回路図、第７図は第２図に示され
たアラーム信号発生回路の一具体例を示す回路図、第８
図は第７図に示された回路の動作を説明するための波形
図、第９図は第２図に示されたアラーム信号発生回路の
他の具体例を示す回路図、第１０図は第９図に示された
回路の動作を説明するための波形図、第１１図は第２図
に示されたアラーム信号発生回路の他の具体例を示す回
路図、第１２図は第１１図に示された回路の動作を説明
するための波形図、第１３図は第２図に示されたアラー
ム信号発生回路の更に他の具体例を示す回路図、第１４
図は第１３図に示された回路の動作を説明するための波
形図てある。 ２：表示パネル、６：スピーカ、１２：発振回路、１３
：分周回路、１４：時間カウンタ、１９，２０，２１：
分、時、日一致回路、２２，２３，２４：切換回路、２
５：デコーダ、２７：表示部、２８，２９，３０：Ａ，
Ｂ，Ｃチャンネル、２８Ｍ〜３０Ｄ：記憶回路、３２：
選択スイッチ、３３：チヤンネル選択回路、３４：時刻
設定回路、３５：時間修正スイッチ、３６：時間修正選
択回路、３７：表示制御回路、３９：全一致回路、４０
：アラーム発生回路。

Claims (1)

1. 【特許請求の範囲】 １ アラーム音発音手段と、時刻を計数する時刻計数手
   段と、アラーム時間を記憶する記憶手段と、前記時刻計
   数手段と前記記憶手段との一致を検出する一致検出手段
   と、前記一致検出手段の出力により動作する選択手段と
   、前記選択手段の出力により前記アラーム音発音手段を
   駆動するための複数のアラーム信号を選択して出力する
   アラーム信号発生手段とを備えたことを特徴とするアラ
   ーム付電子時計。 ２ 前記選択手段は、前記一致検出手段からの出力をク
   ロックとするリングカウンタであることを特徴とする特
   許請求の範囲第１項記載のアラーム付電子時計。