JPS60557A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS60557A JPS60557A JP10864583A JP10864583A JPS60557A JP S60557 A JPS60557 A JP S60557A JP 10864583 A JP10864583 A JP 10864583A JP 10864583 A JP10864583 A JP 10864583A JP S60557 A JPS60557 A JP S60557A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- request
- channel
- counter
- bus request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、チャネルとメモリ間で行うＤＭＡ （ダイレ
クト・メモリ・アクセス）の制御方式に関する。
クト・メモリ・アクセス）の制御方式に関する。
従来技術と問題点
メモリに対するフェッチ／ストアデータは多量であるこ
とが多く、このため１回のバス要求で複数回データ転送
をするローカルバースト方式が採用される傾向にある。
とが多く、このため１回のバス要求で複数回データ転送
をするローカルバースト方式が採用される傾向にある。
ローカルバーストを実現する方法として従来、（１）イ
ンターレースモードによる方法や、（２）インターレー
スモードではなしにチャネルに最高プライオリティを与
える方法、などがある。第１図は上記（１１のインター
レースモードによる方法の説明用タイムチャートである
。この方法ではバス線上にＢｕｓｙ （ビジー）信号線
を持ち、ローカルバーストを行うチャネル装置はバス要
求を上げてバス占有許可を受信するとＢｕｓｙ信号を出
し、他のチャネル装置によるバス占有を禁止する。
ンターレースモードによる方法や、（２）インターレー
スモードではなしにチャネルに最高プライオリティを与
える方法、などがある。第１図は上記（１１のインター
レースモードによる方法の説明用タイムチャートである
。この方法ではバス線上にＢｕｓｙ （ビジー）信号線
を持ち、ローカルバーストを行うチャネル装置はバス要
求を上げてバス占有許可を受信するとＢｕｓｙ信号を出
し、他のチャネル装置によるバス占有を禁止する。
従って複数のチャネル装置がバス線上で衝突することは
なく、またビジー信号を止めるまでＤＭＡを行なうこと
ができる即ちローカルバーストを実現できるが、バス要
求を上げてバス占有許可が来るまでの時間が比較的長く
、一方高速バスではＤＭＡに要する時間は比較的短（、
データ転送時間に比べて待ち時間が長くてデータ転送効
率が低下する。またＢｕｓｙ信号線が必要であることか
ら、バスピンが増える欠点がある。
なく、またビジー信号を止めるまでＤＭＡを行なうこと
ができる即ちローカルバーストを実現できるが、バス要
求を上げてバス占有許可が来るまでの時間が比較的長く
、一方高速バスではＤＭＡに要する時間は比較的短（、
データ転送時間に比べて待ち時間が長くてデータ転送効
率が低下する。またＢｕｓｙ信号線が必要であることか
ら、バスピンが増える欠点がある。
第２図は上記（２）の方法によるタイムチャートである
。この方法ではバス線にＢｕｓｙ信号線を持つ必要はな
いが、代りに制御信号線（ＤＣチェーン：いもする接続
）上で最も遠いチャネル装置に最高のプライオリティを
与え、か−るチャネルがＤＭＡに際して他のチャネル装
置のバス要求を禁止する信号を上げ、この間にくるバス
占有許可信号でＤＭＡを所要回行なうという方法をとっ
ている。
。この方法ではバス線にＢｕｓｙ信号線を持つ必要はな
いが、代りに制御信号線（ＤＣチェーン：いもする接続
）上で最も遠いチャネル装置に最高のプライオリティを
与え、か−るチャネルがＤＭＡに際して他のチャネル装
置のバス要求を禁止する信号を上げ、この間にくるバス
占有許可信号でＤＭＡを所要回行なうという方法をとっ
ている。
この方式ではローカルバーストが可能なチャネルは１シ
ス斗ム当り１チヤネルに限られ、その上、実装位置も限
定されるのでシステム設計上の汎用性が損われる恐れが
ある。
ス斗ム当り１チヤネルに限られ、その上、実装位置も限
定されるのでシステム設計上の汎用性が損われる恐れが
ある。
発明の目的
本発明は、インターレースモードでないシステムで、し
かも最高のプライオリティがなくともローカルバースト
を可能として、上述した従来方式の制約を除去しようと
するものである。
かも最高のプライオリティがなくともローカルバースト
を可能として、上述した従来方式の制約を除去しようと
するものである。
発明の構成
本発明は、チャネル装置からバスを通して直接メモリを
アクセスするＤＭＡ制御方式において、共通のバスに接
続された複数のチャネル装置の１つがバス要求を出した
ときは該バス要求が該バス要求を出したチャネル装置よ
り低位のプライオリティを有する他のチャネル装置に対
するハス要求禁止信号となるよう構成し、バス要求を出
したチャネル装置はバス占有許可を予め設定した規定回
数になるまで受信しながら各バス占有許可毎に単位のデ
ータ転送を行い、またバス占有期間に高位のプライオリ
ティを有する他のチャネル装置がバス要求を出したとき
は自己のバス占有許可の取込みを中断することを特徴と
するが、以下図示の実施例を参照しながらこれを詳細に
説明する。
アクセスするＤＭＡ制御方式において、共通のバスに接
続された複数のチャネル装置の１つがバス要求を出した
ときは該バス要求が該バス要求を出したチャネル装置よ
り低位のプライオリティを有する他のチャネル装置に対
するハス要求禁止信号となるよう構成し、バス要求を出
したチャネル装置はバス占有許可を予め設定した規定回
数になるまで受信しながら各バス占有許可毎に単位のデ
ータ転送を行い、またバス占有期間に高位のプライオリ
ティを有する他のチャネル装置がバス要求を出したとき
は自己のバス占有許可の取込みを中断することを特徴と
するが、以下図示の実施例を参照しながらこれを詳細に
説明する。
発明の実施例
第３図〜第５図は本発明の一実施例を示す説明図で、こ
の第３図は制御手順を示すフローチャートである。同図
の「判断Ａ」はより高位のプライオリティを持つチャネ
ルからバス要求が上っているか否かを判断するステップ
、「判断Ｂ」は規定回数だけバス占有許可を受信したか
否か判断するステップ、「判断Ｃｌは規定回数だけＤＭ
Ａを実行したか否かを判断するステップである。判断Ｂ
とＣの「規定回数」は同じもので、ＤＭＡを開始する前
にプログラムもしくは設定によって指定することができ
る。
の第３図は制御手順を示すフローチャートである。同図
の「判断Ａ」はより高位のプライオリティを持つチャネ
ルからバス要求が上っているか否かを判断するステップ
、「判断Ｂ」は規定回数だけバス占有許可を受信したか
否か判断するステップ、「判断Ｃｌは規定回数だけＤＭ
Ａを実行したか否かを判断するステップである。判断Ｂ
とＣの「規定回数」は同じもので、ＤＭＡを開始する前
にプログラムもしくは設定によって指定することができ
る。
第４図は第３図のフローに従う動作を実行するＤＭＡ制
御部のブロック図、第５図はそのタイムチャートである
。第４図において１１〜１４はアンドゲート、１５．１
６はＪ−にフリップフロップ、１７はカウンタ、１８は
インバータである。
御部のブロック図、第５図はそのタイムチャートである
。第４図において１１〜１４はアンドゲート、１５．１
６はＪ−にフリップフロップ、１７はカウンタ、１８は
インバータである。
動作を説明する。先ず、当該チャネルの内部要求が発注
するとフリップフロップ１５が起動されてバス要求が出
力される（Ｌレベルで）。このバス要求（出力）はより
低位のプライオリティを持つ他のチャネルもしくはＤＭ
Ａ管理部へも送られ、前者に対しては第１図のＢｕｓｙ
信号と等価な作用（バス要求禁止）を果す。このバス要
求を出力するとＣＰＵからバス占有許可が返送されるの
で、これをカウンタ１７でカウントする。アンドゲート
１１に入力するバス要求（入力）はより高位のプライオ
リティを持つチャネルからのもので（これもＬレベルで
入る）、このバス要求（入力）があるとアンドゲート１
１は閉じてバス占有許可信号を通過させない。第５図の
バス要求の破線部分などがこれに相当する。従って、こ
のアンドゲート１１により第３図の判断Ａが実行される
。
するとフリップフロップ１５が起動されてバス要求が出
力される（Ｌレベルで）。このバス要求（出力）はより
低位のプライオリティを持つ他のチャネルもしくはＤＭ
Ａ管理部へも送られ、前者に対しては第１図のＢｕｓｙ
信号と等価な作用（バス要求禁止）を果す。このバス要
求を出力するとＣＰＵからバス占有許可が返送されるの
で、これをカウンタ１７でカウントする。アンドゲート
１１に入力するバス要求（入力）はより高位のプライオ
リティを持つチャネルからのもので（これもＬレベルで
入る）、このバス要求（入力）があるとアンドゲート１
１は閉じてバス占有許可信号を通過させない。第５図の
バス要求の破線部分などがこれに相当する。従って、こ
のアンドゲート１１により第３図の判断Ａが実行される
。
高位チャネルのバス要求（入力）がない状態ではアンド
ゲート１１は開いてバス占有許可信号を通し、これをア
ンドゲート１２，１３及びフリップフロップ１６へ与え
る。内部要求があるとフリップフロップ１５はセットさ
れてそのＱ出力は■］レベル、そしてカウンタ１７は１
回のバス要求で行なうＤＭＡの回数をセット返れてその
ダウンカウントが終了していない状態では出力はＬレベ
ルであるからインバータ１８の出力のＨレベル、従って
アンドゲート１３は開いてバス占有許可信号をカウンタ
１７に入力する。カウンタ１７はこのハス占有許可信号
をカウントする。カウンタ１７は予め設定された規定回
数をカウントすると終了信号ＥＮＤを発生する。この信
号ＥＮＤはインバータ１８で反転されてＬレベルになり
、ゲート１３を閉じるので、それ以上バス占有許可が入
力してもそれはカウントしない。従って、このインバー
タ１８、ゲート１３等によって第３図の判断Ｂが実行さ
れる。終了信号ＥＮＤが生じると次にハス占有許可が来
たタイミングでフリップフロップ１５はリセットされバ
ス要求（出力）が落ちるが、それまでの間はハス占有許
可がゲート１１を通過する毎にフリップフロップ１６が
起動され、ＤＭＡシーケンス起動信号が出力される。こ
の起動信号によってＤＭＡデータ転送シーケンスが１同
大行されると、フリップフロップ１６はＤＭＡシーケン
ス終了信号でリセットされ、次のバス占有許可到来でセ
ントされる態勢になる。
ゲート１１は開いてバス占有許可信号を通し、これをア
ンドゲート１２，１３及びフリップフロップ１６へ与え
る。内部要求があるとフリップフロップ１５はセットさ
れてそのＱ出力は■］レベル、そしてカウンタ１７は１
回のバス要求で行なうＤＭＡの回数をセット返れてその
ダウンカウントが終了していない状態では出力はＬレベ
ルであるからインバータ１８の出力のＨレベル、従って
アンドゲート１３は開いてバス占有許可信号をカウンタ
１７に入力する。カウンタ１７はこのハス占有許可信号
をカウントする。カウンタ１７は予め設定された規定回
数をカウントすると終了信号ＥＮＤを発生する。この信
号ＥＮＤはインバータ１８で反転されてＬレベルになり
、ゲート１３を閉じるので、それ以上バス占有許可が入
力してもそれはカウントしない。従って、このインバー
タ１８、ゲート１３等によって第３図の判断Ｂが実行さ
れる。終了信号ＥＮＤが生じると次にハス占有許可が来
たタイミングでフリップフロップ１５はリセットされバ
ス要求（出力）が落ちるが、それまでの間はハス占有許
可がゲート１１を通過する毎にフリップフロップ１６が
起動され、ＤＭＡシーケンス起動信号が出力される。こ
の起動信号によってＤＭＡデータ転送シーケンスが１同
大行されると、フリップフロップ１６はＤＭＡシーケン
ス終了信号でリセットされ、次のバス占有許可到来でセ
ントされる態勢になる。
第５図のタイムチャートは１回のバス要求でデータ転送
を３回行う例を示したものである。この場合はカウンタ
１７に初期値として「２」をセットし、バス占有許可が
来る毎に１ずつカウントダウンする。このようにすると
グー１−１３を通過したバス占有許可を２個カウントし
たときにカウンタ値は「０」となる。これを規定回数終
了信号ＥＮＤとする。第５図の例で２番目のバス占有許
可は高位チャネルのバス要求によるもので、これはゲー
ト１１が閉じているためカウンタ１７等の入力とはなら
ない。カウンタ１７はバス占有許可信号の立下り（後縁
）で動作し、カウンタ値が「０」となった後は変化しな
い。このため、最後（第４番目−３個目）のバス占有許
可によってフリップフロップ１５がリセットされてハス
要求（出力）が消失するときはカウンタ１７は「０」の
ままである。従って終了信号ＥＮＤはバス占有許可が規
定数に達する１個前から生じている。
を３回行う例を示したものである。この場合はカウンタ
１７に初期値として「２」をセットし、バス占有許可が
来る毎に１ずつカウントダウンする。このようにすると
グー１−１３を通過したバス占有許可を２個カウントし
たときにカウンタ値は「０」となる。これを規定回数終
了信号ＥＮＤとする。第５図の例で２番目のバス占有許
可は高位チャネルのバス要求によるもので、これはゲー
ト１１が閉じているためカウンタ１７等の入力とはなら
ない。カウンタ１７はバス占有許可信号の立下り（後縁
）で動作し、カウンタ値が「０」となった後は変化しな
い。このため、最後（第４番目−３個目）のバス占有許
可によってフリップフロップ１５がリセットされてハス
要求（出力）が消失するときはカウンタ１７は「０」の
ままである。従って終了信号ＥＮＤはバス占有許可が規
定数に達する１個前から生じている。
発明の効果
以上述べたように本発明によれば、（１）インターレー
スモードではないのでＢｕｓｙ信号線が不要である。
スモードではないのでＢｕｓｙ信号線が不要である。
このためバスピンを削減でき、また他のチャネル装置の
変更が不要である。（２）またローカルバーストを行う
チャネルに最高位のプライオリティを与える必要がない
ため、チャネルの実装位置に制限がない、等の利点があ
る。
変更が不要である。（２）またローカルバーストを行う
チャネルに最高位のプライオリティを与える必要がない
ため、チャネルの実装位置に制限がない、等の利点があ
る。
【図面の簡単な説明】
第１図および第２図は従来のＤＭＡ制御方式の異なる例
を示す説明図、第３図〜第５図は本発明の一実施例を示
すフローチャート、ブロック図およびタイムチャートで
ある。 図中、１１はバス占有許可取込み禁止用ゲート、１４は
バス要求送出禁止ゲート、１５は内部要求記憶用フリッ
プフロップ、１６はＤＭＡシーケンス起動用フリップフ
ロップ、１７は規定回数カウンタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 １：、Ｑ７ 第１図 第３図 第４図
を示す説明図、第３図〜第５図は本発明の一実施例を示
すフローチャート、ブロック図およびタイムチャートで
ある。 図中、１１はバス占有許可取込み禁止用ゲート、１４は
バス要求送出禁止ゲート、１５は内部要求記憶用フリッ
プフロップ、１６はＤＭＡシーケンス起動用フリップフ
ロップ、１７は規定回数カウンタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 １：、Ｑ７ 第１図 第３図 第４図
Claims (1)
- チャネル装置からバスを通して直接メモリをアクセスす
るＤＭＡ制御方式において、共通のバスに接続された複
数のチャネル装置の１つがバス要求を出したときは該バ
ス要求が該バス要求を出したチャネル装置より低位のプ
ライオリティを有する他のチャネル装置に対するノくス
要求禁止信号となるよう構成し、バス要求を出したチャ
ネル装置はバス占有許可を予め設定した規定回数になる
まで受信しながら各バス占有許可毎に単位のデータ転送
を行い、またバス占有期間に高位のプライオリティを有
する他のチャネル装置がバス要求を出したときは自己の
バス占有許可の取込みを中断することを特徴とするＤＭ
Ａ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864583A JPS60557A (ja) | 1983-06-17 | 1983-06-17 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864583A JPS60557A (ja) | 1983-06-17 | 1983-06-17 | Ｄｍａ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60557A true JPS60557A (ja) | 1985-01-05 |
| JPS6359179B2 JPS6359179B2 (ja) | 1988-11-18 |
Family
ID=14490050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864583A Granted JPS60557A (ja) | 1983-06-17 | 1983-06-17 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Ｄｍａ制御方式 |
| JPS6339042A (ja) * | 1986-08-04 | 1988-02-19 | Nec Corp | マルチタスクのタスク間同期方式 |
-
1983
- 1983-06-17 JP JP10864583A patent/JPS60557A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Ｄｍａ制御方式 |
| JPS6339042A (ja) * | 1986-08-04 | 1988-02-19 | Nec Corp | マルチタスクのタスク間同期方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359179B2 (ja) | 1988-11-18 |
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