JPH04251363A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH04251363A JPH04251363A JP1159891A JP1159891A JPH04251363A JP H04251363 A JPH04251363 A JP H04251363A JP 1159891 A JP1159891 A JP 1159891A JP 1159891 A JP1159891 A JP 1159891A JP H04251363 A JPH04251363 A JP H04251363A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御装置に係り、
特に、情報処理装置における入出力装置と主記憶装置と
の間のデータ転送を実行するＤＭＡ制御装置に関する。
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御装置に係り、
特に、情報処理装置における入出力装置と主記憶装置と
の間のデータ転送を実行するＤＭＡ制御装置に関する。
【０００２】
【従来の技術】一般に、ＤＭＡ機能を有する複数の入出
力装置を備えた情報処理装置は、各入出力装置間に優先
順位付けを行い、これにより、ＤＭＡ処理を行っている
。そして、各入出力装置間の優先順位付けを行う方法と
して、巡回制御による方式、各入出力装置に対応したＤ
ＭＡチャネル毎に、優先順位レジスタを設ける方式等が
知られている。
力装置を備えた情報処理装置は、各入出力装置間に優先
順位付けを行い、これにより、ＤＭＡ処理を行っている
。そして、各入出力装置間の優先順位付けを行う方法と
して、巡回制御による方式、各入出力装置に対応したＤ
ＭＡチャネル毎に、優先順位レジスタを設ける方式等が
知られている。
【０００３】巡回制御は、各ＤＭＡチャネルの優先順位
を、一回のＤＭＡ転送毎に巡回的に更新するという方式
であり、全ての入出力装置に対して平等にＤＭＡ転送の
機会を提供することができる。しかし、この巡回制御は
、高速なデータ転送を必要とする入出力装置と、比較的
低速なデータ転送を行う入出力装置とが混在する情報処
理装置の場合、高速なデータ転送を必要とする入出力装
置の仕様を満足できない可能性がある。
を、一回のＤＭＡ転送毎に巡回的に更新するという方式
であり、全ての入出力装置に対して平等にＤＭＡ転送の
機会を提供することができる。しかし、この巡回制御は
、高速なデータ転送を必要とする入出力装置と、比較的
低速なデータ転送を行う入出力装置とが混在する情報処
理装置の場合、高速なデータ転送を必要とする入出力装
置の仕様を満足できない可能性がある。
【０００４】一方、ＤＭＡチャネル毎に、優先順位レジ
スタを設ける方式は、同時に複数のチャネルからのＤＭ
Ａ要求が発生した場合、予め優先順位レジスタに設定さ
れた値によつて優先順位の判定を行い、最も優先順位が
高いと判定されたチャネルに接続されている入出力装置
に対しＤＭＡ転送を許可する方法である。そして、優先
順位レジスタに設定される値は、各入出力装置について
、必要とするデータ転送速度、転送データを一時的に格
納するデータバッファの有無、及び、前記データバッフ
ァの容量等を考慮して決定される。この方式によれば、
高速なデータ転送が必要な入出力装置、あるいは、上記
データバッファが無いか、もしくはデータバッファの容
量が小さく一定時間内にＤＭＡ転送を行う必要がある入
出力装置に対して、他の入出力装置より高い優先順位を
設定することにより、入出力装置の仕様に反することな
くＤＭＡ転送を行うことができる。
スタを設ける方式は、同時に複数のチャネルからのＤＭ
Ａ要求が発生した場合、予め優先順位レジスタに設定さ
れた値によつて優先順位の判定を行い、最も優先順位が
高いと判定されたチャネルに接続されている入出力装置
に対しＤＭＡ転送を許可する方法である。そして、優先
順位レジスタに設定される値は、各入出力装置について
、必要とするデータ転送速度、転送データを一時的に格
納するデータバッファの有無、及び、前記データバッフ
ァの容量等を考慮して決定される。この方式によれば、
高速なデータ転送が必要な入出力装置、あるいは、上記
データバッファが無いか、もしくはデータバッファの容
量が小さく一定時間内にＤＭＡ転送を行う必要がある入
出力装置に対して、他の入出力装置より高い優先順位を
設定することにより、入出力装置の仕様に反することな
くＤＭＡ転送を行うことができる。
【０００５】しかし、優先順位レジスタを設ける方式は
、優先順位の高い入出力装置からのＤＭＡ要求が繰り返
し発生する場合、優先順位の低い入出力装置からのＤＭ
Ａ転送要求を受け付ることができなくなるという問題が
あり、優先順位の低い入出力装置の、データ転送速度あ
るいは、ＤＭＡ要求発生からＤＭＡ転送完了までの許容
時間に関する仕様を満足できない可能性がある。
、優先順位の高い入出力装置からのＤＭＡ要求が繰り返
し発生する場合、優先順位の低い入出力装置からのＤＭ
Ａ転送要求を受け付ることができなくなるという問題が
あり、優先順位の低い入出力装置の、データ転送速度あ
るいは、ＤＭＡ要求発生からＤＭＡ転送完了までの許容
時間に関する仕様を満足できない可能性がある。
【０００６】なお、この種のＤＭＡ制御装置に関する従
来技術として、例えば、特開平１−２７９３５４号公報
等に記載された技術が知られている。
来技術として、例えば、特開平１−２７９３５４号公報
等に記載された技術が知られている。
【０００７】
【発明が解決しようとする課題】前述したように、従来
技術は、高速なデータ転送を必要とする入出力装置と、
比較的低速なデータ転送を行う入出力装置とが混在する
情報処理装置において、全ての入出力装置の仕様を満足
するＤＭＡ制御を実現することが困難であるという問題
点を有している。
技術は、高速なデータ転送を必要とする入出力装置と、
比較的低速なデータ転送を行う入出力装置とが混在する
情報処理装置において、全ての入出力装置の仕様を満足
するＤＭＡ制御を実現することが困難であるという問題
点を有している。
【０００８】本発明の目的は、前記従来技術の問題点を
解決し、高速なデータ転送を必要とする入出力装置に対
しては、優先的にＤＭＡ転送の許可を行うと同時に、比
較的低速なデータ転送を行う入出力装置に対しても、一
定時間内にＤＭＡ転送の許可を行うことができるように
することにより、情報処理装置に接続されている全ての
入出力装置の仕様を満足させることができるＤＭＡ制御
装置を提供することにある。
解決し、高速なデータ転送を必要とする入出力装置に対
しては、優先的にＤＭＡ転送の許可を行うと同時に、比
較的低速なデータ転送を行う入出力装置に対しても、一
定時間内にＤＭＡ転送の許可を行うことができるように
することにより、情報処理装置に接続されている全ての
入出力装置の仕様を満足させることができるＤＭＡ制御
装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば前記目的
は、入出力装置からのデータ転送要求に対し、バス調停
を行い、特定の入出力装置に対してバス占有許可を行う
優先判定回路に、前記入出力装置チャネル毎にデータ転
送に関する優先順位を設定するチャネル別優先順位設定
手段と、前記複数の入出力装置のうち少なくとも１つか
らデータ転送要求があることを検出するデータ転送要求
検出手段と、前記チャネル別優先順位設定手段に設定さ
れている設定値により入出力装置を選択してバス占有許
可を与える最優先チャネル判定回路と、データ転送終了
時に、前記データ転送要求検出手段が少なくとも１つの
入出力装置からデータ転送要求があることを示している
場合に、データ転送を行った入出力装置チャネルに対応
した前記チャネル別優先順位設定手段と同じ優先順位が
設定されている全ての入出力装置、あるいは、データ転
送を行った入出力装置チャネルの入出力装置チャネル番
号以下のチャネル番号の入出力装置からのデータ転送要
求を抑止する同順位チャネル抑止回路とを備えることに
より達成される。
は、入出力装置からのデータ転送要求に対し、バス調停
を行い、特定の入出力装置に対してバス占有許可を行う
優先判定回路に、前記入出力装置チャネル毎にデータ転
送に関する優先順位を設定するチャネル別優先順位設定
手段と、前記複数の入出力装置のうち少なくとも１つか
らデータ転送要求があることを検出するデータ転送要求
検出手段と、前記チャネル別優先順位設定手段に設定さ
れている設定値により入出力装置を選択してバス占有許
可を与える最優先チャネル判定回路と、データ転送終了
時に、前記データ転送要求検出手段が少なくとも１つの
入出力装置からデータ転送要求があることを示している
場合に、データ転送を行った入出力装置チャネルに対応
した前記チャネル別優先順位設定手段と同じ優先順位が
設定されている全ての入出力装置、あるいは、データ転
送を行った入出力装置チャネルの入出力装置チャネル番
号以下のチャネル番号の入出力装置からのデータ転送要
求を抑止する同順位チャネル抑止回路とを備えることに
より達成される。
【００１０】
【作用】チャネル別優先順位設定手段には、各入出力装
置チャネルに対応した入出力装置について、必要とする
データ転送速度、転送データを一時的に格納するデータ
バッファの有無、及び、前記データバッファの容量等を
考慮して、適切な値が設定される。最優先チャネル判定
回路は、入出力装置からのデータ転送要求が発生した場
合、対応するチャネル別優先順位設定手段の設定値によ
って優先判定を行い、最も優先順位が高いと判定したチ
ャネルに接続されている入出力装置に対しバス占有を許
可する。バス占有を許可された入出力装置は、定められ
た手順に従い、データ転送を行う。優先判定回路は、デ
ータ転送の終了を検出するとバス占有を不許可にする。
置チャネルに対応した入出力装置について、必要とする
データ転送速度、転送データを一時的に格納するデータ
バッファの有無、及び、前記データバッファの容量等を
考慮して、適切な値が設定される。最優先チャネル判定
回路は、入出力装置からのデータ転送要求が発生した場
合、対応するチャネル別優先順位設定手段の設定値によ
って優先判定を行い、最も優先順位が高いと判定したチ
ャネルに接続されている入出力装置に対しバス占有を許
可する。バス占有を許可された入出力装置は、定められ
た手順に従い、データ転送を行う。優先判定回路は、デ
ータ転送の終了を検出するとバス占有を不許可にする。
【００１１】同順位チャネル抑止回路は、データ転送終
了時、データ転送要求検出手段が少なくとも１つの入出
力装置からデータ転送要求があることを示している場合
に、データ転送を行った入出力装置チャネルと同じ優先
順位が設定されている全ての入出力装置、あるいは、デ
ータ転送を行った入出力装置チャネルと同じ優先順位が
設定されている入出力装置のうち、データ転送を行った
入出力装置チャネルの入出力装置チャネル番号以下のチ
ャネル番号の入出力装置からのデータ転送要求を抑止す
る。
了時、データ転送要求検出手段が少なくとも１つの入出
力装置からデータ転送要求があることを示している場合
に、データ転送を行った入出力装置チャネルと同じ優先
順位が設定されている全ての入出力装置、あるいは、デ
ータ転送を行った入出力装置チャネルと同じ優先順位が
設定されている入出力装置のうち、データ転送を行った
入出力装置チャネルの入出力装置チャネル番号以下のチ
ャネル番号の入出力装置からのデータ転送要求を抑止す
る。
【００１２】本発明は、これにより、優先順位の高い複
数の入出力装置からのデータ転送要求が繰り返し発生す
る場合にも、優先順位の低い入出力装置からのデータ転
送要求を受け付けることができるようになるため、優先
順位の低い入出力装置の仕様に反することなく、入出力
装置にデータ転送を行わせることができる。
数の入出力装置からのデータ転送要求が繰り返し発生す
る場合にも、優先順位の低い入出力装置からのデータ転
送要求を受け付けることができるようになるため、優先
順位の低い入出力装置の仕様に反することなく、入出力
装置にデータ転送を行わせることができる。
【００１３】また、本発明は、優先順位の低い入出力装
置からのデータ転送終了後、再び優先順位の高い入出力
装置からのデータ転送要求を受け付けるため、相対的に
優先順位の高い入出力装置ほど、データ転送要求が受け
付けられる割合が高くなり、複数の入出力装置間での優
先順位が守られる。
置からのデータ転送終了後、再び優先順位の高い入出力
装置からのデータ転送要求を受け付けるため、相対的に
優先順位の高い入出力装置ほど、データ転送要求が受け
付けられる割合が高くなり、複数の入出力装置間での優
先順位が守られる。
【００１４】
【実施例】以下、本発明によるＤＭＡ制御装置の一実施
例を図面により詳細に説明する。
例を図面により詳細に説明する。
【００１５】図１は本発明が適用されるＤＭＡ制御装置
の構成を示すブロック図、図２は本発明による優先判定
回路の第１の実施例の内部構成を示すブロツク図、図３
は図２の動作を説明するタイミング図、図４は本発明に
よる優先判定回路の第２の実施例の内部構成を示すブロ
ツク図、図５は図４の動作を説明するタイミング図であ
る。
の構成を示すブロック図、図２は本発明による優先判定
回路の第１の実施例の内部構成を示すブロツク図、図３
は図２の動作を説明するタイミング図、図４は本発明に
よる優先判定回路の第２の実施例の内部構成を示すブロ
ツク図、図５は図４の動作を説明するタイミング図であ
る。
【００１６】本発明が適用されるＤＭＡ制御装置は、図
１に示すように、複数の入出力装置１０３ａ〜１０３ｃ
、主記憶装置１０２、優先判定回路１０１及び前記各入
出力装置１０３ａ〜１０３ｃ、主記憶装置１０２、優先
判定回路１０１を接続するバス１０４を備えて構成され
る。
１に示すように、複数の入出力装置１０３ａ〜１０３ｃ
、主記憶装置１０２、優先判定回路１０１及び前記各入
出力装置１０３ａ〜１０３ｃ、主記憶装置１０２、優先
判定回路１０１を接続するバス１０４を備えて構成され
る。
【００１７】このように構成されるＤＭＡ制御装置にお
いて、各入出力装置１０３ａ〜１０３ｃは、データ転送
要求を行う場合、ＤＲＥＱ信号１０５ａ〜１０５ｃを優
先判定回路１０１に出力する。優先判定回路１０１は、
最優先と判定した入出力装置に対しバス占有許可信号で
あるＤＡＣＫ信号１０６ａ〜１０６ｃを出力する。ＤＡ
ＣＫ信号を受けることができた入出力装置は、バス１０
４を経由して、主記憶装置１０２との値でデータ転送を
行う。優先判定回路１０１は、バス占有許可を与えた入
出力装置のデータ転送終了を検出すると、ＤＡＣＫ信号
の出力を停止し、バス占有を不許可にする。
いて、各入出力装置１０３ａ〜１０３ｃは、データ転送
要求を行う場合、ＤＲＥＱ信号１０５ａ〜１０５ｃを優
先判定回路１０１に出力する。優先判定回路１０１は、
最優先と判定した入出力装置に対しバス占有許可信号で
あるＤＡＣＫ信号１０６ａ〜１０６ｃを出力する。ＤＡ
ＣＫ信号を受けることができた入出力装置は、バス１０
４を経由して、主記憶装置１０２との値でデータ転送を
行う。優先判定回路１０１は、バス占有許可を与えた入
出力装置のデータ転送終了を検出すると、ＤＡＣＫ信号
の出力を停止し、バス占有を不許可にする。
【００１８】次に、本発明による優先判定回路２の第１
の実施例の詳細な構成及び動作を図２、図３を用いて説
明する。
の実施例の詳細な構成及び動作を図２、図３を用いて説
明する。
【００１９】優先判定回路２は、図２に示すように、最
優先チャネル判定回路２０５と、ＯＲゲート２０６と、
各入出力装置毎に設けられるチャネル別優先順位レジス
タ２０１ａ〜２０１ｃ、同順位チャネル抑止回路２０２
ａ〜２０２ｃ、ＡＮＤゲート２０４ａ〜２０４ｃ、ＮＯ
Ｔゲート２０３ａ〜２０３ｃとを備えて構成されている
。チャネル別優先順位レジスタ２０１ａ〜２０１ｃには
、そのチャネルに接続されている入出力装置の優先順位
の値が設定されており、この値は、上位装置のソフトウ
エアにより任意に設定可能である。
優先チャネル判定回路２０５と、ＯＲゲート２０６と、
各入出力装置毎に設けられるチャネル別優先順位レジス
タ２０１ａ〜２０１ｃ、同順位チャネル抑止回路２０２
ａ〜２０２ｃ、ＡＮＤゲート２０４ａ〜２０４ｃ、ＮＯ
Ｔゲート２０３ａ〜２０３ｃとを備えて構成されている
。チャネル別優先順位レジスタ２０１ａ〜２０１ｃには
、そのチャネルに接続されている入出力装置の優先順位
の値が設定されており、この値は、上位装置のソフトウ
エアにより任意に設定可能である。
【００２０】各入出力装置からのデータ転送要求信号で
あるＤＲＥＱ信号（ＤＲＥＱ１…１０５ａ、ＤＲＥＱｎ
…１０５ｃ）は、各入出力装置チャネル毎に設けられて
いるＡＮＤゲート２０４ａ〜２０４ｃを介して最優先チ
ャネル判定回路２０５に入力される。最優先チャネル判
定回路２０５は、チャネル別優先順位レジスタ２０１ａ
〜２０１ｃに予め設定されている値を参照し、バス占有
許可を与えるチャネルを決定する。バス占有許可は、Ｄ
ＡＣＫ信号（ＤＡＣＫ１…１０６ａ、ＤＡＣＫｎ…１０
６ｃ）として、各入出力装置に出力される。なお、最優
先チャネルの判定は、定められたサンプルクロックの周
期で行われ、データ転送継続中に他の入出力装置からの
データ転送要求が発生した場合には、最優先チャネルの
更新は行われない。
あるＤＲＥＱ信号（ＤＲＥＱ１…１０５ａ、ＤＲＥＱｎ
…１０５ｃ）は、各入出力装置チャネル毎に設けられて
いるＡＮＤゲート２０４ａ〜２０４ｃを介して最優先チ
ャネル判定回路２０５に入力される。最優先チャネル判
定回路２０５は、チャネル別優先順位レジスタ２０１ａ
〜２０１ｃに予め設定されている値を参照し、バス占有
許可を与えるチャネルを決定する。バス占有許可は、Ｄ
ＡＣＫ信号（ＤＡＣＫ１…１０６ａ、ＤＡＣＫｎ…１０
６ｃ）として、各入出力装置に出力される。なお、最優
先チャネルの判定は、定められたサンプルクロックの周
期で行われ、データ転送継続中に他の入出力装置からの
データ転送要求が発生した場合には、最優先チャネルの
更新は行われない。
【００２１】最優先チャネル判定回路２０５がＤＡＣＫ
信号出力中、全てのＤＡＣＫ信号は、ＯＲゲート２０６
により論理和され、ＤＡＣＫＶ信号２０７として出力さ
れる。また、ＤＡＣＫ信号を出力している入出力装置チ
ャネルの優先順位が最優先順位信号２０８として出力さ
れる。
信号出力中、全てのＤＡＣＫ信号は、ＯＲゲート２０６
により論理和され、ＤＡＣＫＶ信号２０７として出力さ
れる。また、ＤＡＣＫ信号を出力している入出力装置チ
ャネルの優先順位が最優先順位信号２０８として出力さ
れる。
【００２２】同順位チャネル抑止回路２０２ａ〜２０２
ｃは、最優先順位信号２０８と、各入出力装置チャネル
に対応したチャネル別優先順位レジスタ２０１ａ〜２０
１ｃの設定値とが等しいか否かを判定し、等しい場合、
ＤＡＣＫＶ信号２０７が出力されている間、ＤＲＥＱｉ
ＮＨ信号２０９ａ〜２０９ｃを出力する。ＤＲＥＱｉＮ
Ｈ信号２０９ａ〜２０９ｃは、ＮＯＴゲート２０３ａ〜
２０３ｃを介してＡＮＤゲート２０４ａ〜２０４ｃに入
力される。
ｃは、最優先順位信号２０８と、各入出力装置チャネル
に対応したチャネル別優先順位レジスタ２０１ａ〜２０
１ｃの設定値とが等しいか否かを判定し、等しい場合、
ＤＡＣＫＶ信号２０７が出力されている間、ＤＲＥＱｉ
ＮＨ信号２０９ａ〜２０９ｃを出力する。ＤＲＥＱｉＮ
Ｈ信号２０９ａ〜２０９ｃは、ＮＯＴゲート２０３ａ〜
２０３ｃを介してＡＮＤゲート２０４ａ〜２０４ｃに入
力される。
【００２３】このため、ある入出力装置がデータ転送中
に、その入出力装置と同じ優先順位の入出力装置からデ
ータ転送要求が発せられた場合、その入出力装置チャネ
ルに対応したＤＲＥＱ信号（ＤＲＥＱ１…１０５ａ、Ｄ
ＲＥＱｎ…１０５ｃ）は、ＡＮＤゲートにより阻止され
、最優先チャネル判定回路２０５に入力されず、データ
転送を行っている入出力装置の処理が終了したときも、
当該入出力装置チャネルのデータ転送要求が抑止される
。従って、ある入出力装置のデータ転送終了後、最優先
チャネル判定回路２０５が優先判定を開始する際、その
直前にデータ転送を行った入出力装置の優先順位以外の
優先順位を持つ入出力装置チャネルを対象に優先判定が
行われる。
に、その入出力装置と同じ優先順位の入出力装置からデ
ータ転送要求が発せられた場合、その入出力装置チャネ
ルに対応したＤＲＥＱ信号（ＤＲＥＱ１…１０５ａ、Ｄ
ＲＥＱｎ…１０５ｃ）は、ＡＮＤゲートにより阻止され
、最優先チャネル判定回路２０５に入力されず、データ
転送を行っている入出力装置の処理が終了したときも、
当該入出力装置チャネルのデータ転送要求が抑止される
。従って、ある入出力装置のデータ転送終了後、最優先
チャネル判定回路２０５が優先判定を開始する際、その
直前にデータ転送を行った入出力装置の優先順位以外の
優先順位を持つ入出力装置チャネルを対象に優先判定が
行われる。
【００２４】前述したような優先判定回路２の動作を、
図３によりさらに詳述する。
図３によりさらに詳述する。
【００２５】図３において、横軸は時間であり、実線は
各信号が出力されている状態を示している。そして、こ
の図は、優先順位１（最高順位）を持つチャネル番号１
、２のデータ転送要求（ＤＲＥＱ１、ＤＲＥＱ２）と、
優先順位２を持つチャネル番号３のデータ転送要求（Ｄ
ＲＥＱ３）とが、競合した場合の動作を示しており、回
路の状態は、サンプルクロックの立上がりで変化する。
各信号が出力されている状態を示している。そして、こ
の図は、優先順位１（最高順位）を持つチャネル番号１
、２のデータ転送要求（ＤＲＥＱ１、ＤＲＥＱ２）と、
優先順位２を持つチャネル番号３のデータ転送要求（Ｄ
ＲＥＱ３）とが、競合した場合の動作を示しており、回
路の状態は、サンプルクロックの立上がりで変化する。
【００２６】いま、サンプルクロック１の立上りの前に
、チャネル番号１からのデータ転送要求ＤＲＥＱ１が発
せられ、サンプルクロック１の立上りの後、チャネル番
号２、３からのデータ転送要求ＤＲＥＱ２、ＤＲＥＱ３
が発せられたものとする。
、チャネル番号１からのデータ転送要求ＤＲＥＱ１が発
せられ、サンプルクロック１の立上りの後、チャネル番
号２、３からのデータ転送要求ＤＲＥＱ２、ＤＲＥＱ３
が発せられたものとする。
【００２７】この場合、最優先チャネル選択回路２０５
は、サンプルクロック１で、ＤＲＥＱ１を受け付け、Ｄ
ＡＣＫ１及びＤＡＣＫＶ信号を出力する。このとき、最
優先順位信号２０８は、優先順位１のデータ転送を行な
うことを示すため、優先順位１の入出力装置チャネル１
、２に対応して設けられている同順位チャネル抑止回路
は、ＤＲＥＱｉＮＨ１信号、ＤＲＥＱｉＮＨ２信号を出
力する。
は、サンプルクロック１で、ＤＲＥＱ１を受け付け、Ｄ
ＡＣＫ１及びＤＡＣＫＶ信号を出力する。このとき、最
優先順位信号２０８は、優先順位１のデータ転送を行な
うことを示すため、優先順位１の入出力装置チャネル１
、２に対応して設けられている同順位チャネル抑止回路
は、ＤＲＥＱｉＮＨ１信号、ＤＲＥＱｉＮＨ２信号を出
力する。
【００２８】このため、チャネル番号１、２のデータ転
送要求は、最優先チャネル判定回路２０５に入力されず
で抑止されことになる。すなわち、チャネル番号１の入
出力装置によるデータ転送終了後、最優先チャネル判定
回路２０５は、サンプルクロック３で、再び優先判定を
行うが、このとき、チャネル番号２からのデータ転送要
求が抑止されているので、最優先チャネル判定回路２０
５は、より優先順位の低いチャネル番号３を最優先と判
定して、ＤＡＣＫ３信号を出力して、チャネル番号３の
入出力装置に対してデータ転送許可を与える。チャネル
番号３の入出力装置によるデータ転送の終了後、前述と
同様に、ＤＡＣＫ２信号が出力され、チャネル番号２の
入出力装置によるデータ転送が実行される。
送要求は、最優先チャネル判定回路２０５に入力されず
で抑止されことになる。すなわち、チャネル番号１の入
出力装置によるデータ転送終了後、最優先チャネル判定
回路２０５は、サンプルクロック３で、再び優先判定を
行うが、このとき、チャネル番号２からのデータ転送要
求が抑止されているので、最優先チャネル判定回路２０
５は、より優先順位の低いチャネル番号３を最優先と判
定して、ＤＡＣＫ３信号を出力して、チャネル番号３の
入出力装置に対してデータ転送許可を与える。チャネル
番号３の入出力装置によるデータ転送の終了後、前述と
同様に、ＤＡＣＫ２信号が出力され、チャネル番号２の
入出力装置によるデータ転送が実行される。
【００２９】前述したように、本発明の第１の実施例に
よれば、優先順位の高い複数の入出力装置からのデータ
転送要求が繰り返し発生するような場合にも、優先順位
の低い入出力装置からのデータ転送要求を確実に受け付
けることができるので、優先順位の低い入出力装置の仕
様に反することなくデータ転送を行わせることができる
。
よれば、優先順位の高い複数の入出力装置からのデータ
転送要求が繰り返し発生するような場合にも、優先順位
の低い入出力装置からのデータ転送要求を確実に受け付
けることができるので、優先順位の低い入出力装置の仕
様に反することなくデータ転送を行わせることができる
。
【００３０】次に、本発明による優先判定回路２の第２
の実施例の詳細な構成及び動作を図４、図５を用いて説
明する。
の実施例の詳細な構成及び動作を図４、図５を用いて説
明する。
【００３１】図４に示す第２の実施例と、前述した第１
の実施例とは、同順位チャネル抑止回路３０１ａ〜３０
１ｃの構成と、最優先チャネル判定回路３０２の構成と
が相違するのみであり、他は同様に構成されている。
の実施例とは、同順位チャネル抑止回路３０１ａ〜３０
１ｃの構成と、最優先チャネル判定回路３０２の構成と
が相違するのみであり、他は同様に構成されている。
【００３２】すなわち、最優先チャネル判定回路３０２
は、ＤＡＣＫ信号（ＤＡＣＫ１…１０６ａ、ＤＡＣＫｎ
…１０６ｃ）、最優先順位信号２０８に加え、最優先チ
ャネル番号信号３０３を出力するように構成されている
。また、同順位チャネル抑止回路３０１ａ〜３０１ｃは
、ＤＡＣＫＶ信号２０７の出力中、最優先順位信号２０
８と、各入出力装置チャネルに対応したチャネル別優先
順位レジスタ２０１ａ〜２０１ｃの設定値とが等しく、
入出力装置チャネル番号が最優先チャネル番号信号３０
３以下の場合、ＤＲＥＱｉＮＨ信号２０９ａから２０９
ｃを出力するように構成されている。
は、ＤＡＣＫ信号（ＤＡＣＫ１…１０６ａ、ＤＡＣＫｎ
…１０６ｃ）、最優先順位信号２０８に加え、最優先チ
ャネル番号信号３０３を出力するように構成されている
。また、同順位チャネル抑止回路３０１ａ〜３０１ｃは
、ＤＡＣＫＶ信号２０７の出力中、最優先順位信号２０
８と、各入出力装置チャネルに対応したチャネル別優先
順位レジスタ２０１ａ〜２０１ｃの設定値とが等しく、
入出力装置チャネル番号が最優先チャネル番号信号３０
３以下の場合、ＤＲＥＱｉＮＨ信号２０９ａから２０９
ｃを出力するように構成されている。
【００３３】このため、図４に示す優先判定回路２は、
データ転送中の入出力装置チャネルと同じ優先順位で、
入出力装置チャネル番号が、データ転送中の入出力装置
チャネル番号以下の入出力装置に対応したＤＲＥＱ信号
（ＤＲＥＱ１…１０５ａ、ＤＲＥＱｎ…１０５ｃ）が、
最優先チャネル判定回路３０２に入力されず、当該入出
力装置チャネルのデータ転送要求を抑止するように動作
する。
データ転送中の入出力装置チャネルと同じ優先順位で、
入出力装置チャネル番号が、データ転送中の入出力装置
チャネル番号以下の入出力装置に対応したＤＲＥＱ信号
（ＤＲＥＱ１…１０５ａ、ＤＲＥＱｎ…１０５ｃ）が、
最優先チャネル判定回路３０２に入力されず、当該入出
力装置チャネルのデータ転送要求を抑止するように動作
する。
【００３４】この回路の動作例を図５により説明する。
図５は、図３と同じ条件でデータ転送要求が発生した場
合の動作を説明するものである。
合の動作を説明するものである。
【００３５】最優先チャネル判定回路３０２は、サンプ
ルクロック１で、データ転送要求ＤＲＥＱ１を受け付け
、ＤＡＣＫ１およびＤＡＣＫＶ信号を出力する。同時に
、最優先順位信号２０８は、優先順位１の入出力装置に
よるデータ転送を行うことを示し、最優先チャネル番号
信号３０３は、入出力装置チャネル番号１のデータ転送
を行うことを示す。このため、データ転送が許可された
入出力装置の入出力チャネル入出力対応して設けられて
いる同順位チャネル抑止回路は、ＤＲＥＱｉＮＨ１信号
を出力する。このため、チャネル番号１からのデータ転
送要求が抑止されることになる。
ルクロック１で、データ転送要求ＤＲＥＱ１を受け付け
、ＤＡＣＫ１およびＤＡＣＫＶ信号を出力する。同時に
、最優先順位信号２０８は、優先順位１の入出力装置に
よるデータ転送を行うことを示し、最優先チャネル番号
信号３０３は、入出力装置チャネル番号１のデータ転送
を行うことを示す。このため、データ転送が許可された
入出力装置の入出力チャネル入出力対応して設けられて
いる同順位チャネル抑止回路は、ＤＲＥＱｉＮＨ１信号
を出力する。このため、チャネル番号１からのデータ転
送要求が抑止されることになる。
【００３６】チャネル番号１の入出力装置によるデータ
転送終了後、最優先チャネル判定回路３０２は、サンプ
ルクロック３で再び優先判定を行い、チャネル番号２を
最優先と判定し、ＤＡＣＫ２信号を出力してチャネル番
号２の入出力装置のデータ転送を許可する。このとき、
ＤＲＥＱｉＮＨ１信号及びＤＲＥＱｉＮＨ２信号が出力
されるため、チャネル番号１およびチャネル番号２のデ
ータ転送要求が抑止される。最優先チャネル判定回路３
０２は、チャネル番号２の入出力装置によるデータ転送
終了後、前述と同様に、サンプルクロック５で再度優先
判定を行い、チャネル番号３を最優先と判定する。
転送終了後、最優先チャネル判定回路３０２は、サンプ
ルクロック３で再び優先判定を行い、チャネル番号２を
最優先と判定し、ＤＡＣＫ２信号を出力してチャネル番
号２の入出力装置のデータ転送を許可する。このとき、
ＤＲＥＱｉＮＨ１信号及びＤＲＥＱｉＮＨ２信号が出力
されるため、チャネル番号１およびチャネル番号２のデ
ータ転送要求が抑止される。最優先チャネル判定回路３
０２は、チャネル番号２の入出力装置によるデータ転送
終了後、前述と同様に、サンプルクロック５で再度優先
判定を行い、チャネル番号３を最優先と判定する。
【００３７】前述したように、本発明の第２の実施例に
よれば、優先度の高い同一優先順位を持つ複数の入出力
装置間では、チャネル番号の小さいものから順にデータ
転送が行われ、全ての同一優先順位の入出力装置による
データ転送が終了後、優先順位の低い入出力装置からの
データ転送要求が受け付けられるため、優先順位の低い
入出力装置の仕様に反することなく、データ転送を行わ
せることができる。
よれば、優先度の高い同一優先順位を持つ複数の入出力
装置間では、チャネル番号の小さいものから順にデータ
転送が行われ、全ての同一優先順位の入出力装置による
データ転送が終了後、優先順位の低い入出力装置からの
データ転送要求が受け付けられるため、優先順位の低い
入出力装置の仕様に反することなく、データ転送を行わ
せることができる。
【００３８】
【発明の効果】以上説明したように本発明によれば、優
先順位の高い複数の入出力装置からのデータ転送要求が
繰り返し発生する場合にも、優先順位の低い入出力装置
からのデータ転送要求を確実に受け付けることができる
め、優先順位の低い入出力装置の仕様に反することなく
データ転送を行わせることができる。
先順位の高い複数の入出力装置からのデータ転送要求が
繰り返し発生する場合にも、優先順位の低い入出力装置
からのデータ転送要求を確実に受け付けることができる
め、優先順位の低い入出力装置の仕様に反することなく
データ転送を行わせることができる。
【００３９】また、本発明は、優先順位の低い入出力装
置からのデータ転送終了後、再び優先順位の高い入出力
装置からのデータ転送要求を受け付けることができるた
め、相対的に優先順位の高い入出力装置ほど、データ転
送要求が受け付けられるまでの時間を短くすることがで
き、複数の入出力装置間の優先順位に反することなく、
各入出力装置からのデータ転送要求を受け付けることが
できる。
置からのデータ転送終了後、再び優先順位の高い入出力
装置からのデータ転送要求を受け付けることができるた
め、相対的に優先順位の高い入出力装置ほど、データ転
送要求が受け付けられるまでの時間を短くすることがで
き、複数の入出力装置間の優先順位に反することなく、
各入出力装置からのデータ転送要求を受け付けることが
できる。
【図１】図１は本発明が適用されるＤＭＡ制御装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】優先判定回路の第１の実施例の内部構成を示す
ブロツク図である。
ブロツク図である。
【図３】図２の動作を説明するタイミング図である。
【図４】優先判定回路の第２の実施例の内部構成を示す
ブロツク図である。
ブロツク図である。
【図５】図４の動作を説明するタイミング図である。
１０１ 優先判定回路
１０２ 主記憶装置
１０３ａ、１０３ｂ、１０３ｃ 入出力装置１０４
バス ２０１ａ、２０１ｂ 優先順位設定レジスタ２０２ａ
、２０２ｂ、３０１ａ、３０１ｂ 同順位チャネル抑
止回路
バス ２０１ａ、２０１ｂ 優先順位設定レジスタ２０２ａ
、２０２ｂ、３０１ａ、３０１ｂ 同順位チャネル抑
止回路
Claims (4)
- 【請求項１】 複数の入出力装置と、主記憶装置と、
前記複数の入出力装置から前記主記憶装置へのデータ転
送要求に対し、特定の入出力装置に対してバス占有許可
を行う優先判定回路とを備えたＤＭＡ制御装置において
、前記優先判定回路は、同一優先順位を持つ入出力装置
に対して連続したバス占有許可を与えることのないよう
に、優先順位の判定を行うことを特徴とするＤＭＡ制御
装置。 - 【請求項２】 複数の入出力装置と、主記憶装置と、
前記複数の入出力装置から前記主記憶装置へのデータ転
送要求に対し、特定の入出力装置に対してバス占有許可
を行う優先判定回路とを備えたＤＭＡ制御装置において
、前記優先判定回路は、前記入出力装置チャネル毎にデ
ータ転送に関する優先順位を設定するチャネル別優先順
位設定手段と、前記複数の入出力装置のうち少なくとも
１つからデータ転送要求があることを検出するデータ転
送要求検出手段と、データ転送終了時に、前記データ転
送要求検出手段が少なくとも１つの入出力装置からデー
タ転送要求があることを示している場合に、データ転送
を行った入出力装置チャネルに対応した前記チャネル別
優先順位設定手段と同じ優先順位が設定された入出力装
置からのデータ転送要求を抑止する同順位チャネル抑止
回路とを備えて構成されることを特徴とするＤＭＡ制御
装置。 - 【請求項３】 前記同順位チャネル抑止回路は、デー
タ転送を行った入出力装置チャネルに対応した前記チャ
ネル別優先順位設定手段と同じ優先順位が設定された入
出力装置チャネルのうち、データ転送を行った入出力装
置チャネルの入出力装置チャネル番号以下のチャネル番
号の入出力装置からのデータ転送要求のみを抑止するこ
とを特徴とする請求項２記載のＤＭＡ制御装置。 - 【請求項４】 前記チャネル別優先順位設定手段は、
ソフトウエアでその値の設定が可能であることを特徴と
する請求項２または３記載のＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159891A JPH04251363A (ja) | 1991-01-08 | 1991-01-08 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159891A JPH04251363A (ja) | 1991-01-08 | 1991-01-08 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251363A true JPH04251363A (ja) | 1992-09-07 |
Family
ID=11782345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159891A Pending JPH04251363A (ja) | 1991-01-08 | 1991-01-08 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251363A (ja) |
-
1991
- 1991-01-08 JP JP1159891A patent/JPH04251363A/ja active Pending
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