JPS6055839B2 - 表示装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば小型電子式計算機等の小型電子機器に
於ける表示装置に関する。

近年、例えば小型電子式計算機の分野では消費電力の低
減、演算時間の短縮、記憶容量の増大等の種々の要求を
満たすため、液晶表示装置及びＲＡＭ（ランダムアクセ
スメモリ）を用いたものが多数実用化されている。

そして、従来のこの種の計算機では、ＲＡＭから出力さ
れる表示データを液晶表示装置でダイナミック表示する
為にＲＡＭと液晶表示装置との間にデータ用レジスタが
設けられ、また、上記液晶表示装置で小数点及び記号を
表示させる為に上記表示データ用レジスタとは別構成の
小数点用レジスタ及び記号用レジスタが設けられていた
。しかしながら、従来のこのような表示方式では各々別
構成のデータ用レジスタ、小数点用レジスタ及び記号用
レジスタ等非常に多くのレジスタを１必要とし、特に表
示すべき記号等が多くなつた場合は内部に設けられるレ
ジスタの数が増大すると共に、各レジスタの出力を組合
せて出力する回路等が増大しハード構成が複雑となるも
のであつた。

本発明は、上記事情に鑑みて成されたものて、小数点用
レジスタあるいは記号用レジスタを特別に設けることな
くデータ用記憶回路を共用することにより簡略化された
回路構成により効果的な表示を行う表示装置を提供する
ことを目的とする。

以下図面を参照しながら本発明の一実施例につき説明す
る。第１図は、本発明の一実施例を示すブロック図で、
図中１は各種マイクロ命令がストアされているＲＯＭで
ある。このＲＯＭｌからは後述するＲＡＭ２の第２レジ
スタの行アドレスを指定する信号〔Ｓｕ〕、第１レジス
タの行アドレスを指定する信号〔ＦＯ〕、上記ＲＡＭ２
の第２レジスタの列アドレスあるいは処理開始列アドレ
スを指定する信号〔ＳＬ〕及び第１レジスタの列アドレ
スあるいは処理終了列を指定する信号〔ＦＬ〕、書き込
み／読み出し及び転送命令等のオペレーション信号〔０
Ｐ〕、自己の次アドレス指定する信号〔ＮＡ〕が各々バ
スラインａ−ｆを介して並列的に出力している、そして
バスラインｆを介して出力する信号〔ＮＡ〕は、アドレ
ス変換回路３に一時的に記憶される。アドレス変換回路
３の出力は、ＲＯＭアドレス部４に入力する。このＲＯ
Ｍアドレス部４は、アドレス変換回路３から入力される
信号に従ってＲＯＭｌのアドレス指定を行なう。またオ
ペレーション信号〔０Ｐ〕はバランスラインｅを介して
オペレーションデコーダ部５に印加される。このオペレ
ーションデコーダ部５は、オペレーション信号〔０Ｐ〕
をデコードした後タイミング信号発生部６から入力され
るクロック信号φ１，φ２、及び３相のタイミング信号
Ｔｌ，ｔ２，ｔ３に同期して、複数桁処理モードＭ１書
き込み／読．み出し命令ＲＩＷｌキー入力読め込み命令
Ｋｅｌリセット命令Ｒｅｌ制御信号Ｔａ，Ｔｂ，Ｔｃ，
Ｔｄｌクロック信号φＰ．，φＢ，φＣ，φｏ等を出力
する。ＲＯＮ月から出力される行アドレス指定信号〔Ｓ
Ｕ〕及び〔Ｆｕ〕は、各々バスラインＡ，ｂを介し！て
ゲート回路Ｇｌ，Ｇ２に印加され、これらゲート回路Ｇ
ｌ，Ｇ２の出力はバスラインｇを介してＲＡＭ２の行ア
ドレス入力端子〔ＲＡＵ〕に入力する。なお、上記ゲー
ト回路Ｇ１にはタイミング信号発生部６から出力するタ
イミング信号ｔ１が直接供給っされ、ゲート回路Ｇ２に
はタイミング信号ちがインバータ７を介して供給され、
夫々のゲートの開閉制御が行われる。また、ＲＯＭｌか
ら出力されるＲＡＭ２の列アトレスあるいは処理開始列
アドレス指定信号〔ＳＬ〕、及び列アドレスあるいは処
理終了列アドレス指定信号〔ＦＬ〕は各々バスラインＣ
，ｄを介してゲート回路Ｇ３，Ｇ４に印加される。上記
ゲート回路Ｇ３，Ｇ４はオペレーションデコーダ部５か
ら出力される制御信号Ｔａ，ＴＯによつて各ゲートの開
閉制御が行われる。そして、上記ゲート回路Ｇ３，Ｇ４
の出力は入出力バスラインｈを介してＲＡＭ２の列アド
レス入力端子〔ＲＡＬ，〕に入力する。

また上記ゲート回路Ｇ３の出）力は、オペレーションデ
コーダ部５から複数桁処理モードＭが与えられている列
アドレス指定回路８の入力端子〔ａ〕に供給される。こ
の列アドレス指定回路８はアドレスカウンタ及び比較回
路から成るもので、上記複数桁処理モードＭが“１゛・
の時動作する。しかして、入力端子〔ａ〕に供給された
ゲート回路Ｇ３の出力は上記アドレスカウンタをプリセ
ットし、このアドレスカウンタの内容は順次＋１されて
ＲＡＭ２の列アドレス入力端子〔ＲＡＬ〕に供給されと
共に、この列アドレス”指定回路の入力端子〔ｂ〕に供
給されている処理終了列アドレス指定信号〔Ｆし〕との
一致比較が行われる。そして、この一致出力はタイミン
グ信号ち・φ１により開閉制御されるゲート回路Ｇ５を
介してアドレス変換回路３に読み込み信号として送られ
る。一方、上＆ＢＡＭ２は、例えはＸ，Ｙ，Ｚのアキュ
ムレータレジスタ及びその他種々のレジスタが行方向に
配設されており、その各レジスタの行アドレスは上記行
アドレス入力端子〔ＲＡＵ〕の入力により、また、各レ
ジスタの桁は上記列アドレス入力端子〔ＲＡＬ〕の入力
により夫々指定される。

なお、本発明では表示の際に、数値データはＺレジスタ
に、小数点及び記号データはＹレジスタに記憶される。
しかして、上記行及び列アドレスによりアドレス指定さ
れたレジスタのデータは出力端子〔０ＵＴ〕より並列４
ビットのデータとして出力される。この出力されたデー
タのうち行アドレス指定信号〔Ｓじ〕に指定されたレジ
スタの内容はタイミング信号ち・φ１で読み込み制御さ
れ、φ２で読み出されるバッファレジスタ９に入力され
る。このバッファレジスタ９に貯えられたデータはタイ
ミング信号ち及びオペレーションデコーダ部５から出力
される制御信号Ｔｃによつて制御されるゲー１・回路Ｇ
６を介してし及びＴ３のタイミングで演算回路１０の入
力端子〔ａ〕に供給される。また上記ＲＡＭ２の出力端
子〔０ＵＴ〕から出力されたデータのうち行アドレス指
定信号〔Ｆｕ〕に指定されたレジスタの内容はタイミン
グ信号ち及びオペレーションデコーダ部５から出力され
る制御信号Ｔｄによつて制御されるゲート回路Ｇ７を介
してし及びちのタイミング演算回路１０の入力端子〔ｂ
〕に供給される。この演算回路１０における演算結果は
ＲＡＭ２の入力端子〔ＩＮ〕に送られ、ち・φ１のタイ
ミングで行アドレス指定信号〔ＦＯ〕により指定された
ＲＡＭ２の所定のレジスタに書き込まれる。なお上記Ｒ
ＡＭ２はオペレーションデコーダ部５の書き込み／読し
出し命令ＲＩＷが゜“０゛の時読み出され、ＲＩＷが“
１゛の時書き込まれる。また、置数キー及び各種ファン
クションキーより成るキー入力部１１のキー入力データ
は、オペレーションデコーダ部５から出力されるキー入
力読み込み命令Ｋｅにより制御されるゲート回路Ｇ８を
介して演算回路１０の入力端子〔ｂ〕に供給される。一
方、後述する液晶表示部１７の第２電極を駆動する為の
第２電極駆動信号発生部１２にはオペレーションデコー
ダ部５からリセット命令Ｒｅ、クロック信号φ。が供給
されて、第２電極駆動信号Ｘ，Ｙ，Ｚ及びタイミング信
号ｘ″，Ｙ″，Ｚ″、更にＩＮの各信号を出力する。そ
して、上記タイミング信号ｘ″，Ｙ″，ｚ″はゲート回
路Ｇ７の出力が供給されている表示処理回路１３へ入力
される。この表示回路１３はゲート回路Ｇ７を介して入
力されたデータをタイミング信号Ｘ″，Ｙ″，Ｚ″に同
期して３ビット並列の表示用データとしてレジスタ部１
４に出力する。このレジスタ部１４は３本のシフトレジ
スタで構成され、オペレーションデコーダ部５から出力
されるクロック信号φぇあるいはφ８により駆動される
。レジスタ部１４の内容は、オペレーションデコーダ部
５から出力されるクロック信号φ。により駆動される保
持回路１５に供給され、一担保持されて第１電極駆動信
号発生部１６に供給される。この第１電極駆動信号発生
部１６に供給されたデータは、第２電極駆動信号発生部
１２から出力されるタイミング信号１ＮによつてＡＣ駆
動され、第１電極駆動信号として液晶表示部１７に送出
される。この液晶表示部１７は、この第１電極駆動信号
及び上記第２電極駆動信号Ｘ，Ｙ，Ｚにより所定の電極
表示が適宜選択されて表示が成される。第２図は上記液
晶表示部１７に設けられた液晶表示パネルの電極構造を
示す図である。

第２図ａは液晶表示パネルに於ける第１電極の構成を示
すもので、一方の透明基板（図示せず）上に各桁毎に日
の字状第１電極１７１が形成される。この第１電極１７
１は夫々５つの電極素子１７１ａ〜１７１ｅと小数点表
示の電極素子１７１ｆ１及び記号表示の電極素子１７１
ｇからなつている。上記電極素子１７１ｆは一方の縦方
向電極素子１７１ａに接続され、第１電極駆動信号ａが
与えられる。また、横方向の電極素子１７１ｃ〜１７１
ｅは一括接続されて第１電極駆動信号ｂが与えられる。
そして、記号表示電極素子１７１ｇは他方の縦方向電極
素子１７１ｂに接続され、第１電極駆動信号Ｃが与えら
れる。第２図ｂは第２電極の構成を示すもので、他方の
透明基板（図示せず）上に上記第１電極１７１に対向す
るように日の字状の第２電極１７２が設けられている。
上記第２電極１７２は、夫々３つの電極素子１７２ａ〜
１７２ｃと小数点表示の電極素子１７２ｄ１及び記号表
示の電極素子１７２ｅからなつている。この場合、電極
素子１７２ａ，１７２ｂは最上部と中央部の横方向電極
素子に対し、夫々の両側下部に位置する縦方向電極素子
を連結した形状となつている。しかして、上記電極素子
１７２ａ，１７２ｂは、夫々全桁が共通に接続されて第
２電極駆動信号Ｘ，Ｙが与えられる。また、電極素子１
７２ｃは小数点表示電極素子１７２ｄ及び記号表示の電
極素子１７２ｅと共に全桁が共通に接続されて第２電極
駆動信号Ｚが与えられる。従つて、上記のように構成さ
れた液晶表示パネルは、第１電極１７１と第２電極１７
２に夫々信号が印加されて両電極間に所定の電位差が与
えられた時に液晶が駆動されて所定数値あるいは小数点
及び記号の表示が行われる。第３図は表示数値、小数及
び記号と、第１電極１７１の駆動信号Ａ，ｂ，ｃ及び第
２電極１７２の駆動信号Ｘ，Ｙ，Ｚとの関係を示したも
のである。

例えば数値ＲＯョを表示する場合、第２電極駆動信号Ｘ
のタイミングで第１電極駆動信号Ａ，ｂ，Ｃｌ第２電極
駆動信号Ｙのタイミングで第１電極駆動信号Ａ，ｃ．．
第２電極駆動信号Ｚのタイミングて第１電極駆動信号ｂ
を与える。また数値１Ｌを表示する場合、第２電極駆動
信号Ｘ，Ｙのタイミングで第１電極駆動信号ａを与える
。同様に小数点ｒョ又は記号１▼ョを表示する場合は第
２電極駆動信号Ｚのタイミングで第１電極駆動信号ａ又
はｃを与える。なお本発明では小数点０・ョ及び記号１
▼ョを表わすコードはＲ２ョ及０４Ｊとなつている。ま
た記号１▼ョは、例えばＳＩＮ，ＣＯＳ等の三角関数の
計算の際に、ラジアン（ＲＡＤ）、度（ＤＥＧ）、グラ
ジアン（ＧＲＡ）等の角度単位等を明示するもので、第
４図に示す如く、表示部の１〜３桁目の下部に予め文字
１ＲＡＤョＪＤＥＧＪＪＧＲＡ．Ｊが書かれており、角
度単位の指定により、所定位置に１▼ョの表示を行なう
ものである。

第５図は第２電極駆動信号発生部１２、表示処理回路１
３、レジスタ部１牡保持回路部１５及び第１電極駆動信
号発生部１６の詳細を示す図である。

ます第２電極駆動信号発生部発明の詳細な説明する。図
中１２１はフリップフロップ回路１２１ａ〜１２１ｃか
ら成る６進カウンタ回路で、フリップフロップ回路１２
１ａの出力はインバータ１２２ａを介してフリップフロ
ップ回路１２１ｃに入力されカウント開始時はオペレー
ションデコーダ部５から出力されるリセット命令Ｒｅに
よりリセツ）・されて、後述するフローチャートを１巡
する毎にオペレーションデコーダ部５から順次２発すつ
出力されるク的ンク信号φ。に同期して計数動作するも
のてある。この６進カウンタ回路１２１の各ビットの出
力は直接及びインバータ１！２２ａ〜１２２ｃを介して
デコーダ１２３，１２４へ与えられる。デコーダ１２３
，１２４はアンド機能を有するマトリクス回路により構
成され、デコーダ１２３の出力は出力線１２３ａ〜１２
３ｃを介し、タイミング信号Ｘ″，Ｙ″，Ｚ″として表
示ｊ処理回路１３へ供給されると共にタイミング信号Ｘ
，Ｎ，ＹＯＮ，ＺＯＮとして第２電極駆動回路１２５ａ
〜１２５ｃに供給される。またデコーダ１２４の出力は
、インバータ１２６で反転され、タイミング信号Ｎとし
て第２電極駆動回路１２５ａ〜４１２５ｃに供給される
。この第２電極駆動回路１２５ａ〜１２５ｃは、詳細を
後述するが、デコーダ１２３，１２４からの信号に応じ
て第２電極駆動信号Ｘ，Ｙ，Ｚを出力する。なお、上記
６進カウンタ回路１２１はクロック信号φｃに同期して
第６図に示す如く１０００．Ｊ−＋ＲＯＯＬ−＋ＲＯｌ
ｌＪ→Ｒｌｌし→ＲｌｌＯｊ→ＲｌＯＯＪの順に変化し
、この出力はデコーダ１２３によりデコードされて、出
力線１２３ａ〜１２３ｃを介して、第６図に示すように
タイミング信号ＸｌＮ，ＹｌＮ，ＺｌＮｌ及びＸ″，Ｙ
″，Ｚ″を出力し、またデコーダ１２４によりＲＯョ，
１１ｊｒ０ョと交互に変化するタイミング信号１Ｎを出
力する。一方、ＲＡＭ２の所定のレジスタから桁単位で
読み出された４ビット並列の表示用データは表示処理回
路１３内に送られ、直接及びインバータ１３１ａ〜１３
１ｄを介してデコーダ１３２に送られる。

デコーダ１３２はこの表示用データをデコ・−ドした後
、所定列ラインに出力し、この出力はエンコーダ１３３
に送られる。このエンコーダ１３３は、例えば、オア機
能を有するマトリクス回路で構成され、各表示データに
従つてデコーダ１３２から出力される出力信号に対して
、行ライン・Ｌｌ，Ｌ４，Ｌ７は夫々第２電極駆動信号
Ｘのタイミングに印加されるべき第１電極駆動信号Ａ，
ｂ，ｃの各々を行ラインＬ２，Ｌ，，Ｌ８は第２電極駆
動信号Ｙのタイミングに印加されるべき第１電極駆動信
号Ａ，ｂ，ｃの各々を、更に行ラインＬ３，！，ｔは第
２電極駆動信号Ｚのタイミングに印加されるべき第１電
極駆動信号Ａ，ｂ，ｃの各々を夫々選択するようになつ
ている。しかして、例えば数値データＲＯョに対しては
、列ラインＲＯＪ上にＸのタイミングで選択されるべき
行ラインＬｌ，Ｌ４，Ｌ７から、Ｙのタイミングで選択
されるべき行ラインＬ２，Ｌ８から、更にＺのタイミン
グで選択されるべき行ラインＬ６から、出力信号を得る
ようにゲート回路が組まれており、他の数値データにつ
いても同様に第３図に基づいて出力信号を得るように成
されている。また小数点表示のコードＲ２ョに対しては
列ラインＲ２ｊ上に、Ｚのタイミングで選択されるべき
行ラインＬから、記号表示のコードＲ４ョに対して列ラ
インＲ４Ｊ上にＺのタイミングで選択されるべき行ライ
ンＬ９から出力信号を得るようにゲート回路が組まれて
いる。なお、小数点と記号が同一桁に表示される際は、
コードＲ６ョが用いられ、このコードＲ６Ｊに対して、
列ラインＲ６ョ上に、小数点表示のためにｚのタイミン
グで選択されるフべき行ライン！から記号表示のための
Ｚのタイミングで選択されるべき行ライン！から出力信
号を得るようにゲート回路が組まれている。

しかして、エンコーダ１３３の各行ラインＬ９の出力は
、前記デコーダ１２３から出力線１２３ａ〜１２３ｃを
介して出力されるタイミング信号Ｘ″，Ｙ″，Ｚ″が供
給されている選択回路１３４に送られる。このタイミン
グ信号Ｘ″，Ｙ″，Ｚ″は各々Ｘ″＝ＺｌＮ，Ｙ″＝Ｘ
ｌＮ，Ｚ″＝ＹＯＮの関係にあるため、この選択回路１
３４では、上記エンコーダ１３３の出力を表示されるタ
イミングより１つ先のタイミングに同期して出力するも
のである。即ち、行ラインＬｌ，Ｌ４，Ｌ７の出力はタ
イミング信号Ｘ″（Ｚぃ）に、行ラインＬ２，ｌ−．，
Ｌ８の出力はタイミング信号Ｙ″（ＸＩＮ）に行ライン
Ｌ３，！，！の出力はタイミング信号Ｚ″（ＹＩＮ）に
各々同期して、出力され、更に行ラインＬ１〜１−Ｊ，
Ｌ４〜！，１４〜Ｌの出力は一括して各々第１電極駆動
信号Ａ，ｂ，ｃとして各々レジスタ部１４のシフトレジ
スタ１４ａ〜１４ｃ送られる。このシフトレジスタ１４
ａ〜１４ｃは夫々表示桁数に対応した８ビットのシフト
レジスタであり、このうちシフトレジスタ１４ａ，１４
ｃにはクロック信号φ９が、シフトレジスタ１４ｂには
クロック信号φＢがオペレーションデコーダ部５から供
給されて、各々のクロック信号に従つて読み込み動作が
行われる。このシフトレジスタ１４ａ〜１４ｃに貯えら
れたデータは、オペレーションデコーダ部５から出力さ
れるクロック信号φＤによつて動作する保持回路部１５
内の保持回路１５ａ〜１５ｃに並列的に読み出され、第
１電極駆動信号発生部１６の３組の第１電極駆動回路群
１６ａ〜１６ｃへ送られる。この第１電極駆動回路群１
６ａ〜１６ｃの各々は８個の電極駆動回路から構成され
、詳細を後述するが、上記保持回路１５ａ〜１５ｃから
，のデータ及び上記デコーダ１２４の出力信号へによつ
て第１電極駆動信号ａ１〜Ａ８，ｂｌ〜Ｂ８，Ｃｌ〜Ｃ
８を夫々出力する。次に第７図により上記第２電極駆動
回路１２５ａ〜１２５ｃ及び第１電極駆動回路群１６ａ
〜１６ｃ夫々の駆動回路構成について説明する。

第７図は上記駆動回路の基本的構成を示すもので、電圧
レベルの異なる４種電圧■。−Ｖ３を得る場合の構成例
てある。第７図において２１は第１のゲート回路で、例
えばＰチャンネルＭＯＳ型トランジスタ２１ａ，２１ｂ
からなるＰチャンネルトランジスタ群と、Ｎチャンネル
ＭＯＳ型トランジスタ２１ｃ，２１ｄからなるＮチャン
ネルトランジスタ群の一端が直列接続されている。また
、２２は第２のゲート回路で、例えばＰチャンネルＭＯ
Ｓ型トランジスタ２２ａ，２２ｂからなるＰチャンネル
トランジスタ群と、ＮチャンネルＭＯＳ型トランジスタ
２２ｃ，２２ｄからなるＮチャンネル”トランジスタ群
の一端が直列接続されている。そして、第１のゲート回
路２１のＰチャンネルトランジスタ群及びＮチャンネル
トランジスタ群のそれぞれの他端、つまりトランジスタ
２１ａのソース電極及び２１ｄのドレイン電極にはそれ
ぞれ被選択電圧Ｖ３，ＶＯが供給され、第２ゲート回路
２２のＰチャンネルトランジスタ群及びＮチャンネルト
ランジスタ群のそれぞれの他端、つまりトランジスタ２
２ａのソース電極及び２２ｄのドレイン電極にはそれぞ
れ被選択電圧Ｖ２，Ｖｌが供給される。なお、上記ソー
ス、ドレイン電極間では電流が逆向きに流れることがあ
る。また、２３，２４は信号入力端子で、端子２３に印
加される信号は第１ゲート回路２１のトランジスタ２１
ｂ，２１ｃのゲート電極に与えられると共にインバータ
２５を介して第２ゲート回路２２のトランジスタ２２ｂ
，２２ｃのゲート電極に与えられる。一方、入力端子２
４に印加される信号は、第１，第２のゲート回路２１，
２２のトランジスタ２１ｄ，２２ａに与えられると共に
、インバータ２６を介してトランジスタ２１ａ，２２ｄ
に与えられる。そして、第１第２のゲート回路２１，２
２のＰチャンネルトランジスタ２１ｂ，２２ｂ＜１５Ｎ
チャンネルトランジスタ２１ｃ，２２ｃとの接続点が一
括して出力端子２７に接続され全体としてＣ−ＭＯＳ回
路を構成している。しかして、上記回路は第２電極駆動
回路１２５ａ〜１２５ｃに用いる場合は、入力端子２３
にデコーダ１２４からインバータ１２６を介して出力さ
れるタイミング信号１Ｎが与えられると共に、入力端子
２４にデコーダ１２３から出力線１２３ａ〜１２３ｃを
介して出力するタイミング信号ＸＩＮ，ＹＩＮ，ＺＩＮ
が与えられる。また、上記回路が第１電極駆動回路群１
６ａ〜１６ｃの駆動回路として用いられる場合は、入力
端子２３にデコーダ１２４から出力されるタイミング信
号１Ｎが与えられると共に入力端子２４に保持回路１５
ａ〜１５ｃからの信号ＡＯｕｔ−ＣＯｕｔがそれぞれ与
えられる。なお、入力端子２３，２４に入力される信号
は、゛゜０゛信号（Ｈｗレベル）の時Ｐチャンネルトラ
ンジスタがオンし、″Ｆ′信号（ＨｉｇＩｌレベル）の
時Ｎチャンネルトランジスタがオンするように電位レベ
ルが設定される。しかして上記駆動回路は、入力端子２
３，２４へ供給される信号が共に゜゜１゛の場合、電圧
■３に対するＮチャンネルトランジスタ２１ｃ，２１ｄ
が共にオンし、その他の電圧Ｖ１〜Ｖ３に対して各トラ
ンジスタ群のそれぞれ対をなして設けられるトランジス
タの少なくとも一方がオフ状態となる。

このため電旺■。がＮチャンネルトランジスタ２１ｃ，
２１ｄを介して出力端子２７に表われる。また、入力端
子２３への信号が゜“１―入力端子２４への信号が“゜
０゛の場合は、電圧Ｖ２に対するＰチャンネルトランジ
スタ２２ａ，２２ｂがオンし、その他の電圧Ｖ。，Ｖｌ
，■３に対してそれぞれ設けられて対をなすトランジス
タの少なくとも一方がオフ状態となり、出力端子２７に
は電圧■２か表われる。以下同様にして入力端子２３へ
の信号が“０―入力端子２４への信号が゜゜１゛の場合
は電圧■３が出力され、入力端子２３，２４への信号が
共に゜゜０゛の場合は電圧Ｖ１が出力される。

次表は第７図の回路における入力端子２３，２４への供
給信号と出力電圧■。〜■３との関係を示す表である。
従つて、例えば、タイミング信号ＸＩＮ，Ｙ！Ｎ，ＺＩ
Ｎ，が夫々ｒ１・０・０ョでＮが１しである第８図ａの
第１行目の状態では、上記表からもわかるように第２電
極駆動回路１２５ａ〜１２５ｃの各出力Ｘ，Ｙ，ＺはＲ
ｖＯ，■２，Ｖ２Ｊとなり、以下６進カウンタ回路１２
１の内容に従つて第２電極駆動信号Ｘ，Ｙ，Ｚは第８図
ａに示す如く変化し、その出力波形は第８図ｂに示す如
くなる。

次に、上記の如く構成された本発明の動作を第９図のフ
ローチャートを参照しながら説明する。

なお、本実施例では第４図に示す如くＲＲＡＤ．．（ラ
ジアン）の角度単位指定のもとで１１・３Ｊが置数され
た場合につき説明する。即ち、第９図に於て処理ａはキ
ーサンプリング等の処理を行うもので、この処理ａ内の
所定のステップＲＯＭｌから出力されるオペレーション
信号〔０Ｐ〕に基づきオペレーションデコーダ部５から
はキー入力読み込みみ命令Ｋｅが出力される。

従つて、キー入力部１１から出力されるキー入力データ
は命令Ｋｅによつて開成されているゲート回路Ｇ８を介
してＲＡＭ２の所定のレジスタに格納される。そこで今
、キー入力部１１の置数キー■が操作されたとするとこ
のキー（１）に対するキー入力データがゲート回路Ｇ８
及び演算回路１０を介してＲＡＭ２の所定のレジスタに
格納され、処理ａてはキー入力があつたことを判断して
次に処理ｂに進む。この処理ｂは処理ａにてＲＡＭ２の
所定のレジスタに格納されたキー入力データ等から置数
キー■に対するコードを作成し例えばＲＡＭ２の上記Ｘ
レジスタに格納する。なお、キー入力部１１の小数点キ
ーロ及び置数キー（３）が操作された際も上記同様の動
作によりＲＡＭ２に格納されるものであり、小数点キー
ロが操作された時は、その操作された桁も含めて小数点
キーロが操作されたことがＲＡＭ２の所定のレジスタに
記憶され、また置数キーＢ」が操作された時は、前回入
力されている１１Ｊの下位桁にＲ３Ｊが入力される。そ
こで、上述の動作によつてＲＡＭ２のＸレジスタには数
直Ｒｌ３ョが、また所定のレジスタには小数点コードが
、更にＲＡＭ２の所定レジスタに設けられた記号記憶桁
には上記ＲＲＡＤョを明示する記号データが夫々格納さ
れた状態で次にステップＣに進んだ以降の動作について
以下説明する。

即ち、ステップＣは上記ＲＡＭ２内のＸレジスタに書き
込まれた数値データをＺレジスタへ転送する動作が行わ
れるもので、ＲＯＭｌからの行アドレス指定信号〔Ｓυ
〕により指定されたｘレジスタの数値データＲｌ３ョは
処理開始列及び終了列が〔ＳＬ〕，〔ＦＬ〕により指定
されて下位桁から順次１桁毎に読み出され、バッファレ
ジスタ９、ゲート回路Ｇ６及び演算回路１０を介してア
ドレス指定信号〔Ｆｕ〕によつて指定されるＺレジスタ
の各桁に第１０図に示す如く順次書き込まれ、ステップ
ｄに進む。

このステップｄでは小数点記憶桁及び記号記憶桁の記憶
内容に従つてＹレジスタの所定の桁に小数点及び記号コ
ードを書き込むものてある。即ち、今はアドレス指定信
号〔Ｆｕ〕，〔ＦＬ〕により指定されて、Ｙレジスタの
１桁目に記号表示のためのコード０４ョが、２桁目に小
数点表示のためのコード１２ョが第１０図に示す如く書
き込まれ、次にステップｅに進む。しかして、ステップ
ｅではオペレーションデコーダ部５からリセット命令Ｒ
ｅが出力されて６進カウンタ回路１２１にはリセットさ
れる。一方、第１１図に示すようにオペレーションデコ
ーダ部５から出力されるクロック信号φＤは後述するス
テップＦ，ｇｌ及び処理ａを１周する毎に１発ずつ出力
されるもので、またクロック信号φ。は１φｏ＝２φ。
ョの関係にあり、上記フローを一巡する毎に２発すつ出
力されるものである。従つて上記フローを１周した場合
には６進カウンタ回路１２１の内容は００００１ョ→Ｒ
ＯＯしとなつてデコーダ１２３からタイミング信号Ｘ。

Ｎを出力し、２周した場合はＲＯｌＬ−＋ＲｌｌｌＪと
なつてタイミング信号ＹＩＮを、３周した場合はＲｌｌ
ＯＪ→０１００ョとなつてタイミング信号ＺｌＮを出力
し、以下同様の動作を繰り返えす。しかしてステップｅ
で６進カウンタ回路１２１がリセットされてステップｆ
に進むと、上記の如くタイミング信号Ｘ！Ｎが発生され
てＸのタイミングとなり、Ｚレジスタに記憶されている
数値データは表示回路１３に供給されることになる。即
ち、行アドレス指定信号〔Ｆｕ〕により指定されたＺレ
ジスタの数値データＲｌ３ョはアドレス指定信号〔ＳＬ
〕，〔ＦＬ〕により処理開始及び終了列が指定されて読
み出され、ゲート回路Ｇ７を介して１桁毎に表示処理回
路１３に供給される。

しかして、まず、Ｚレジスタの１桁目に記憶されている
数値データ１３Ｊが読み出されると、このＲ３！が上記
表示処理回路１３内のデコーダ１３２でデコードされ、
その出力信号はエンコーダ１３３に送られて）行ライン
Ｌｌ９Ｌ２９Ｌ４９Ｌ５９Ｌ６）に夫々出力信号が得ら
れる。

また、第５図、第１１図に示すようにタイミング信号Ｘ
！Ｎ出力時にはタイミング信号Ｙ″が出力されているた
め、選択回路１３４では上記行ラインのうちＩ−．，Ｌ
５の出力のみを選択することになり、第１電極駆動信号
としてＡ，ｂのみが出力する。またこのＸのタイミング
のステップｆでは第１１図に示す如くＺレジスタの内容
が１桁毎読み出される毎にオペレーションデコーダ部５
からシフトレジスタ１４ａ，１４ｃにクロック信号φ６
が、シフトレジスタ１４ｂにクロック信号φ８が出力さ
れる。このため上記選択回路１３４からの出力信号Ａ，
ｂ（＝゜゜１゛）は上記クロック信号φＡ，φＢに同期
して駆動されるシフトレジスタ１４ａ，１４ｂに夫々書
き込まれる。次にＺレジスタの２桁目に記憶されている
数値データｒ１！が読み出されると、上記と同様にして
エンコーダ１３３の行ラインＬｌ，しに出力し、選択回
路１３４からは第１電極駆動記号としてａが出力し、シ
フトレジスタ１４ａに゛１゛が書き込まれる。なお、Ｚ
レジスタの３桁目以降には数値データが書き込まれてい
ないため、シフトレジスタ１４ａ，１４ｂ，１４ｃには
何も書き込まれない。このようにしてｘのタイミングの
ステップｆでＺレジスタの数値桁がすべて読み出される
と、シフトレジスタ１４ａ〜１４ｃは第１２図１の状態
になり、次のステップｇに進む。ステップｇではＹレジ
スタに記憶されている小数点及び記号表示のためのデー
タを表示処理回路１３へ送るものであるが、このステッ
プｇでは第１１図に示すようにＹのタイミングにのみに
しかオペレーションデコーダ部５からクロック信号φ６
は出力されないため、Ｘのタイミングである今はシフト
レジスタ１４ａ〜１４ｃは駆動されず。第１２図２に示
す如く、ｘのタイミングのステップｆの状態が保持され
たまま次の処理ａに進む。処理ａではキーサンプリング
等の処理が行われると共に上記ステップｆでシフトレジ
スタ１４ａ〜１４ｃに書き込まれたデータが表示するも
のであり、第１１図に示すようにデコーダ１２３からタ
イミング信号ＹｌＮが出力されてＹのタイミングになり
、またオペレーションデコーダ部５からクロック信号φ
。が保持回路１５ａ，１５ｂ，１５ｃに送られるため、
このクロック信号φＤに同期してシフトレジスタ１４ａ
〜１４ｃ（７）Ｘのタイミングのステップｆで書き込ま
れた内容は各々並列的に保持回路１５ａ〜１５ｃに送ら
れて次のクロック信号φ。が送られるまで保持されるこ
とになり、この時の上記保持回路１５ａ〜１５ｃの各々
の入力信号ａ！Ｎ，ｂ！Ｎ，ｃ！Ｎ及び出力信号ＡＯ［
Ｌ９ｂＯＵｔ９ＣＯＵｔ′）１９２桁目の状態は第１３
図ａの如くなる。更にこの保持回路１５ａ，１５ｂ９１
５ｃの出力信号ａ（１）Ｔ９ｂＯＵｔ９ｃＯＵｔは第１
電極駆動回路群１６ａ〜１６ｃに送られ、デコーダ１２
４から出力されるタイミング信号１Ｎに基づき、第１３
図ｂに示す第１電極駆動信号を得て、上記第２電極駆動
回路１２５ａ〜１２５ｃから出力される第２駆動信号Ｘ
，Ｙ，Ｚに従つて、Ｘのタイミングでシフトレジスタ１
４ａ〜１４ｃに書き込まれたデータをＹのタイミングで
表示することになる。なお第１３図ｂにおいて説明を簡
略化するため第１電極駆動信号と第２電極駆動信号との
電位差がＩ■３−■０Ｉの場合に液晶表示素子は駆動さ
れ、その他の１Ｖ１−ＶＯｌ，ｌＶ２−Ｖｌｌ，ＩＶ３
−■２１の場合には液晶表示素子は駆動されないことに
する。しかして、この処理ａを終了するとその表示状態
を保持しながら次にＹのタイミングのステップｆに進む
。このＹのタイミングのステップｆは、Ｚレジスタの数
値データが上記したＸのタイミングのステップｆの動作
と同様に表示処理回路１３のデコーダ１３２へ送られ、
更にエンコーダ１３３でエンコードされた後、Ｚ″のタ
イミングが供給されている選択回路１３４により、１桁
目の数値データＲ３ョに対しては行ラインＬが選択され
て、シフトレジスタ１４ｂ，に゜゜１゛が書き込まれる
。なお、２桁目の数値データＲｌＪに対してはＺ″のタ
イミングに同期して出力する行ラインがないため、シフ
トレジスタ１４ａ〜１４ｃには何も書き込まれない。し
かして、上述の如くの動作を繰り返してＺレジスタの！
全桁が読み出されるとシフトレジスタ１４ａ〜１４ｃの
内容は第１２図３の如くなり、次にステップｇに進む。
このＹのタイミングのステップｇでは、行アドレス指定
信号〔ＦＯ〕によりＹレジスタが指定され、且つアドレ
ス指定信号〔ＳＬ〕，ｚ〔Ｆし〕により処理開始及び終
了列が指定されて読み出されたＹレジスタの小数点及び
記号データは、ゲート回路Ｇ７を介して１桁毎に表示処
理回路１３に供給される。今、Ｙレジスタには第１０図
に示す如く１桁目にＲ４Ｊ．２桁目にＲ２ョ即ち１桁目
に記号を、２桁目に小数点を表示すべく指示するデータ
が記憶されているため、まず１桁目のＲ４Ｊが読み出さ
れて、デコーダ１３２にてデコードされた後エンコーダ
１３３の行ラインＬｌ，］−．，ｌ−．，Ｌ７，Ｌ９に
出力する。この時、選択回路１３４にはタイミング信号
ｚ″が印加されているため行ラインＬ９の出力だけが選
択されて第１電極選択信号としてＣのみが出力される。
そし１て、このＹのタイミングステップｇでは第１１図
に示す如くＹのタイミングのみオペレーションレコーダ
部５からクロック信号φぇが出力されるためシフトレジ
スタ１４ａ，１４ｃへの書き込みが可能となる。従つて
上記選択回路１３４の出力は・記号表示用のデータとし
てシフトレジスタ１４ｃに書き込まれる。すなわちこの
時、記号は１桁目なのでシフトレジスタ１４ｃの１ビッ
ト目にｒ１ョが書き込まれる。次にＹレジスタの２桁目
のＲ２ョが読み出されるとエンコーダ１３３の行ライン
Ｋｇ，Ｌ３，Ｌ４，Ｌ，，Ｌ６，Ｌ８に出力され、上述
した如く選択回路１３４ては行ラインＬ３，Ｌ６が選択
されて第１電極駆動信号としてＡ，ｂが出力されるが、
シフトレジスタ１４ｂは駆動されないためａのみ小数点
表示用データとしてシフトレジスタ１４ａに書き込まれ
る。すなわちこの時、小数点は２桁目なのでシフトレジ
スタ１４ａの２ビット目にｒ１ョが書き込まれる。以下
このようにしてＹレジスタの全桁が読み出されると各シ
フトレジスタ１４ａ〜１４ｃの記憶状態は第１２図４に
示す如くなる。即ち、Ｙのタイミングのステップｆでは
Ｚレジスタ内の数値データが読み出され、第１電極駆動
信号に変換されてシフトレジスタ１４ａ〜１４ｂに書き
込まれ、次のステップｇではＹレジスタ内の小数点及び
記号データが読み出され、第１電極駆動信号に変換され
てシフトレジスタ１４ａに小数点表示のためのデータが
、またシフトレジスタ１４ｃに記号表示のためのデータ
が書き込まれることになる。しかして上述した如くの動
作により所定のデータがシフトレジスタ１４ａ〜１４ｃ
に書き込まれると次に処理ａに進み、キーサンプリング
等の処理が行われると共に表示動作が行なわれる。この
時第１１図に示す如くオペレーションデコーダ部５から
クロック信号φ。が出力され、第６図に示すように６進
カウン夕回路１２１の内容はＲｌｌｌＪからＲｌｌＯＪ
と変化し、タイミング信号Ｚ！Ｎがデコーダ１２３から
出力されてＺのタイミングになり、上記レジスタ１４ａ
〜１４ｃに書き込まれた内容は上記オペレーションデコ
ーダ部５から出力されるφＤにより駆動される保持回路
１５ａ〜１５ｃに供給される。この保持回路１５ｂ〜１
５ｃの内容は第１電極駆動回路群１６ａ〜１６ｃに送ら
れて第１３図ｂに示す如くの第１電極出力信号が得られ
、Ｙのタイミングでシフトレジスタ１４ａ〜１４ｃに書
き込まれたデータはこのＺのタイミングで表示される。
この処理ａが終了すると表示状態は保持しながら次にＺ
のタイミングのステップｆに戻る。このＺのタイミング
のステップｆではＺレジスタ内の数値データＲｌ３Ｊが
１桁毎読み出され、タイミング信号Ｘ″が印加されてい
る選択回路１３４により１桁目のＲ３ョが読み出された
際には、Ｌｌ，Ｌ４の行ラインが選択され、第１電極駆
動信号としてＡ，ｂが出力される。また２桁目のｒ１！
が読み出された際にはＬ１の行ラインが選択されて第１
電極駆動信号としてａが出力され、各々のシフトレジス
タ１４ａ〜１４ｃは第１２図５に示す如くの記憶状態と
なつて次のステップｇに進む。しかしながら、Ｚのタイ
ミングにはオペレーションデコーダ部５からクロック信
号φＡ，φ８が出力されないため、このステップｇでは
第１２図６に示す如くレジスタ１４ａ〜１４ｃはｚのタ
イミングのステップｆの状態のまま保持されて次の処理
ａに進み、キーサンプリング等の処理及び表示動作が行
われて再びＸのタイミングのステップｆに進む。しかし
て上述した如く、ステップｆ→ステップｇ→処理ａと進
む間に、Ｚのタイミングでシフトレジスタ１４ａ〜１４
ｃに書き込まれた内容は保持回路１５ａ〜１５ｃて保持
されると共に第１電極駆動回路群１６ａ〜１６ｃに印加
されることにより第１３図ｂに示す様な第１電極駆動信
号が得られ、表示が示されることになる。第１４図は第
１３図ｂの第１電極駆動信号と第２電極駆動信号の波形
を示した図である。しかして、以下同様にステップＦ，
ｇｌ処理ａを一巡する毎に表示が行われる。なお、上記
実施例では液晶表示部１７の第１及び第２の電極構造を
第２図Ａ，ｂに示す如くし、数値表示に関与しないのは
Ｚのタイミングのａ及びｃと設定したが、その電極構造
は任意であり、それに従いクロックφＡの出力状態も適
宜変更されるものである。

また、上記実施例では記号表示を１▼ョで行なつている
が、本発明はこのような記号表示に限られることなく例
えば表示する記号そのものの電極を設けても同様に実施
し得ることは勿論である等本発明の要旨を変更しない範
囲で種々変形応用が可能である。

以上詳細に説明した如く本発明によれば、小数点あるい
は記号等を表示する為に専用のレジスタ等を何等設ける
ことなく、数値データを表示する為に設けられている記
憶手段（実施例ではレジスタ部１４、保持回路部１５）
を共用し、この記憶手段は数値表示に使用されない空タ
イミングを利用して小数点あるいは記号表示用データが
書き込まれるようにしたことにより、回路構成の大幅な
省略化を計り得表示用回路の専有面積を少なくすること
が出来ると共にその制御も容易となり、更に小数点及び
記号も数値と同一条件で表示される為表示品質も向上す
る等種々の利点を有する表示装置を提供することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図Ａ，ｂは液晶表示部の第１電極及び第２電極の構成
を示す図、第３図は表示データに対する第２電極駆動信
号と第１電極駆動信号との関係を示す図、第４図は液晶
表示部の表示の状態を示す図、第５図は第２電極駆動信
号発生部、表示処理回路、レジスタ部、保持回路部、第
１電極駆動信号発生部の詳細を示す回路構成図、第６図
は第５図電極信号発生部内で出力される各信号の論理を
示す図、第７図は電極駆動回路の詳細を示す回路図、第
８図ａは第６図の電極駆動回路を第２電極駆動回路に用
いた場合の論理及び出力電圧を示す図、第８図ｂは第２
電極駆動回路の出力波形を示す図、第９図は本発明の動
作を説明するためのフローチャート、第１０図はＲＡＭ
内のＸ，Ｙレジスタの記憶状態図、第１１図は第９図フ
ローチャートに対応付けられた各種信号のタイムチャー
ト、第１２図は、各タイミングに於けるステップ毎のシ
フトレジスタの状態図、第１３図ａは数値ｒ１・３Ｊと
１桁目に記号を表示する場合の第５図に於ける各部の信
号状態を示す図、第１３図ｂは第１３図ａに於ける第１
電極駆動信号及び第２電極駆動信号の出力電圧を示す図
、第１４図は第１３図ｂの出力波形を示す図である。 １・・・ＲＯＭｌ２・・・ＲＡＭｌ５・・・オペレーシ
ョンデコーダ部、１２・・・第２電極駆動信号発生部、
１２１・・・６進カウンタ回路、１２３，１２４・・・
デコーダ、１２５ａ〜１２５ｃ・・・第２電極駆動回路
、１３・・・表示処理回路、１３２・・・デコーダ、１
３３・・・エンコーダ、１３４・・・選択回路、１４・
・ルジスタ部、１４ａ〜１４ｃ・・・シフトレジスタ、
１５・・・保持回路部、１５ａ〜１５ｃ・・・保持回路
、１６・・・第１電極駆動信号発生部、１６ａ〜１６ｃ
・・・第１電極駆動回路群、１７・・・液晶表示部。

Claims (1)

【特許請求の範囲】
1. １ 各桁３分割構造の第１電極及び各桁共通の３分割構
   造の第２電極の組合せにより所定の表示を行なう液晶表
   示部と、上記第２電極の各々に印加し液晶駆動するため
   の第２電極駆動信号を発生する第２電極駆動信号発生手
   段と、上記液晶表示部に表示すべき数値データ、小数点
   及び記号データを記憶する記憶部と、この記憶部から出
   力された各種データを共通の入力ラインに供給し、該各
   種データに基づき、上記液晶表示部の第１電極を選択す
   る第１乃至第３の表示データを得る表示処理手段と、こ
   の表示処理手段から出力され、上記第２電極駆動信号発
   生手段から出力される第２電極駆動信号に夫々同期して
   入力される第１乃至第３の表示データを記憶保持する記
   憶保持手段と、上記記憶部から数値データが出力された
   際に第１の駆動信号を出力し、小数点及び記号データが
   上記数値データの出力とは異なるタイミングで出力され
   た際に第２の駆動信号を出力し上記記憶保持手段に書き
   込み制御する制御手段とを具備し、上記表示処理手段で
   得られた第１乃至第３の表示データを上記第２電極駆動
   信号に同期し且つ上記制御手段から出力される第１、第
   ２の駆動信号に従つて上記記憶保持手段に時分割的に書
   き込み、数値データ、小数点及び記号データを表示する
   ことを特徴とする表示装置。