JPS6047612B2 - マイクロ命令出力制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば小型電子式計算機に用いられるリード
オンリメモリのマイクロ命令出力制御方式に関する。

従来から、例えば小型電子式計算機等の演算装置の制御
には、予め種々のマイクロ命令がストアされたリードオ
ンリメモリ（以下ＲＯＭと略称）が用いられるのが一般
的である。

一方、従来の小型電子式計算機は、その記憶装置あるい
はアキュムレータレジスタとしてダイナミック型のシフ
トレジスタを採用したものが多く、全ての処理は上記シ
フトレジスタの最大記憶容量に基づくワード単位で行な
われる為、このような計算機を制御するＲＯＭは各ワー
ドタイム（ワードタイムとは上記シフトレジスタが１巡
する時間のことである。）毎に各種のマイクロ命令を出
力していた。従がつて、上記シフトレジスタに記憶され
たデータの処理が例えば１桁のみであつても、その処理
時間としては１ワードタイムを要し、演算処理時間が長
いものであつた。他方、最近の小型電子式計算機では、
その記憶装置としてランダムアクセスメモリ（以下ＲＡ
Ｍと略称）を用いたものも数種見られるが、この場）合
には、予め決められた桁数毎に即ち桁、バイト、数値記
憶桁等のように固定的にＲＯＭにストアされている為、
このマイクロ命令の制御による演算処理時間は短かくな
るものの、ＲＯＭにストアされるマイクロ命令の数が増
加し、ハード上の７負担になつていた。

このように、従来のＲＯＭを用いた制御では、マイクロ
命令の数を減らすと演算処理時間が長くなり、また、演
算時間を短かくするとマイクロ命令の数が増すという欠
点があつた。

−本発明は、上記事情に鑑みて成されたも
ので、マイクロ命令実行時間を固定化することなく、こ
のマイクロ命令による処理時間を可変とすることにより
、演算処理時間の短縮及びマイクロ命令数の減少を図り
得るマイクロ命令出力制御方式を提供することを目的と
する。以下図面を参照しながら本発明の一実施例につい
て詳細に説明する。

第１図は、本発明の一実施例を示す回路ブロック図で、
図中１１は各種マイクロ命令がストアされているＲＯＭ
である。

そして、該ＲＯＭｌｌからは、後述するＲＡＭｌ２の被
演算数を記憶しているレジスタの行アドレスを指定する
信号ＦＵｌ演算数を記憶しているレジスタの行アドレス
を指定するＳＵｌモード設定信号Ｍ、このモード設定信
号Ｍにより機能設定され、上記ＲＡＭｌ２の被演算数を
記憶しているレジスタの列アドレスあるいは処理終了列
アドレスを指定する信号ＦＬ及び演算数を記憶している
レジスタの列アドレスあるいは処理開始列を指定する信
号ＳＬｌ演算命令、転送命令等のインストラクション信
号１ＮＳ１自己の次アドレスを指定する信号ＮＡが各々
バスラインａ−ｇを介して並列的に出力している。そし
て、バスラインｇを介して出力する信号ＮＡは、アドレ
スレジスタ１３に一時的に記憶される。アドレスレジス
タ１３の出力は、アドレスデコーダ１４に入力する。こ
のアドレスデコーダ１４は、入力した信号を各アドレス
にデコードして上記ＲＯＭｌｌに供給し、ＲＯＭｌｌの
アドレス指定を行なう。また、信号１ＮＳ及びＭは各々
バスラインＦ，ｃを介してインストラクシヨンダコーダ
１５に印５加される。このインストラクションデコーダ
１５は、上記各信号１ＮＳ，Ｍと共に、クロックφ１，
φ２等のタイミング信号を発生するタイミングカウント
１６の出力を、各種回路の同期をとる３相のタイミング
信号Ｔｌ，ｔ２，ｔ３にデコードして出力４するタイミ
ングデコーダ１７を介して入力し、後述する各種制御信
号を出力する。また、上言ぴＡＭｌ２のレジスタの行ア
ドレスを指定する信号Ｆυ及びＳリは、各々バスライン
ーＡ，ｂを介してゲート回路Ｇｌ，Ｇ２に印加され、こ
れらゲート回路Ｇｌ，Ｇ２の出力は、バスラインｈを介
してＲＡＭｌ２の行アドレス入力端子ＲＡＵに入力する
。

なお、上記ゲート回路Ｇ１には、タイミングデコーダ１
７から出力するタイミング信号ちがインバータ１８を介
して供給され、ゲート回路Ｇ２にはタイミング信号ｔ１
が直接供給されて、９このタイミング信号により開閉制
御されている。また、上記信号Ｆし及びＳしは、第１表
に示す如く、モード信号Ｍが゜“１゛の場合は被演算数
及び演算数の記憶されているレジスタの列アドレス指定
、モード信号Ｍが゛゜０゛の場合は処理の終了開始列ア
ドレス指定を行なうものであり、その各出力は、各々バ
スラインＤ，ｅを介してインストラクションデコーダ１
５の出力信号０１，０２により開閉制御されるゲート回
路Ｇ３及びＧ４に印加される。しかして、このゲート回
路Ｇ３，Ｇ４の出力は、共に入出力共通バスラインｉに
出力され、上記ＲＡＭｌ２の列アドレス入力端子ＲＡＬ
に入力すると共に、タイミング信号ちのクロックφ１に
より読み込み動作し、ＲＡＭｌ２の列アドレスを指定す
るアドレスカウンタ１９にプリセット信号として入力す
る。このアドレスカウンタ１９は、インストラクション
デコーダ１５の出力信号０３により開閉制御されるゲー
ト回路Ｇ５を介して上記入出力共通バスラインｉに出力
し、再び自己に入力してカウント動作を行なうものであ
る。そして、上述した各ゲート回路Ｇ１〜Ｇ５の開成条
件は第２表に示す如くである。

なお第２表中Ｓ。は後述するフリップフロップ２５の出
力である。一方、上言ぴＡＭｌ２は、例えばＸ，Ｙ，Ｚ
のアキュムレータレジスタ及びその他種々のレジスタが
行方向に配設されており、これら各レジスタは、上記桁
アドレス入力端子ＲＡＵの入力により、また、各レジス
タの桁は上記列アドレス入力端子ＲＡＬの入力により夫
々指定される。しかして、上記行及び列アドレスにより
アドレス指定された演算数、被演算数あるいは転送、等
の為に読み出されたデータは、出力端子０ＵＴより並列
４ビットのデータとして出力され、バスラインｉを介し
てタイミング信号ｔ１及びＴ２を読み込み制御されるバ
ッファレジスタ２０及び２１に入力される。なお、本実
施例では、演算数を記憶しているレジスタの行アドレス
を指定する信号Ｓｕはゲート回路Ｇ２によりちのタイミ
ングて出力し、被演算数を記憶しているレジスタの行ア
ドレスを指定する信号Ｆｕはゲート回路Ｇ１によりＴ２
及び粘のタイミングで出力するよう設定されているので
、上記バスラインｊに出力するデータのうち、演算数は
バッファレジスタ２０に、被演算数はバッファレジスタ
２１に夫々記憶される。しかして、これらバッファレジ
スタ２０，２１の各出力は、インストラクションデコー
ダ１５から出力する信号ＳＢ，ＦＡにより開閉制御され
るアダー入力ゲート回路Ｇ６及びＧ７を介してインスト
ラクションデコーダ１５の出力信号ＳＵ５によつて制御
されらのタイミングで加減算する並列加減算回路（アダ
ー回路）２２に入力し、その演算結果はＲＡＭｌ２のデ
ータ入力端子１ＮにＴ３のタイミングで印加される。

なお、上記タイミングち〜Ｔ３に於ける動作関係を第３
表に示す。び書き込みは、インストラクションデコーダ
１５の出力ＡＦ及びタイミング信号らがゲート回路Ｇ３
を介してＲＡＭｌ２のＲ／Ｗ端子に印加されることによ
つて制御される。

２３はモード信号Ｍが“０゛の時に終了列アドレスＦＬ
とアドレスカウンタ１９の一致をとる一致回路で、一方
の入力端にはバスラインｄを介して信号ＦＬが入力され
、他方の入力端には入出力共通バスラインｉを介してア
ドレスカウンタ１９の出力が入力される。

そして、この一致回路の一致出力は、アドレスレジスタ
１３の読み込みタイミング及び処理のヘッドサイクルを
作るためのクロック発生回路２４のアンド回路２４１の
一方の入力端に入力する。このアンド回路２４１の他方
の入力端にはインストラクションデコーダ１５から信号
Ｍがインバータ２４２を介して印加され、アンド回路２
４１の出力はオア回路２４３を介してアンド回路２４４
一方の入力端に入力する。また、インストラクションデ
コーダ１５から出力すａる信号Ｍも、オア回路２４３を
介してアンド回路２４４の一方の入力端に入力している
。このアンド回路２４４の他方の入力端にはタイミング
デコーダ１７から出力するタイミング信号Ｔ３が印加さ
れ、アンド回路２４４の出力は、他方の入力端にクロッ
クφ１が印加されているアンド回路２４５を介してアド
レスレジスタ１３に読み込みクロックとして印加される
と共に、ヘッドサイクルを作り出す為のフリップフロッ
プ２５に入力する。このフリップフロップ２５にはタイ
ミングデコーダ７１７から出力するタイミング信号Ｔ，
とタイミングカウンタ１６から出力するクロックφ１と
のアンド信号が読み込みクロックとして供給され、その
出力はヘッドサイクル信号ＳＯとしてインストラクショ
ンデコーダ１５に入力している。５ 次に上記マイクロ
命令出力制御方式の動作について説明する。

いま第２図に示すようにモード信号Ｍ＝０であつて例え
ばＳＬ＝０，ＦＬ＝４つまり所定行の第０列から第４列
までを処理するマイクロステップにおいて、ヘッドサイ
クルＳ。のタイ０ミングち時にインストラクションデコ
ーダ１５の出力０２によりゲート回路Ｇ４が開く。そし
てこのゲート回路Ｇ４をＲＯＭｌｌから出力する信号Ｆ
Ｌが通りアドレスカウンタ１９をプリセットすると共に
ＲＡＭｌ２の列アドレスを指定する。これと同時にＲＯ
Ｍｌｌの信号Ｓｕがゲート回路Ｇ２を通りＲＡＭｌ２の
行アドレスを指定する。またこの間はＲＯＭｌｌのイン
ストラクション信号１ＮＳがインストラクションデコー
ダ１５でデコードされて制御信号蔀が発生しており、こ
の制御信号汀によりゲート回路Ｇ８は閉じＲＡＭｌ２に
は読出指令が入力されている。したがつてＲＡＭｌ２の
演算数を記憶しているレジスタが設けられている行の開
始列のデータが読み出されてバッファレジスタ２０に保
持されている。これと共にＲＯＭｌｌから出力する信号
ＦＬは一致回路２３に入力されるが、一致回路２３は未
だアドレスカウンタ１９の内容と一致しない為、一致出
力を発生しない。したがつてクロック発生回路２４のア
ンド回路２４１はゲートが閉じられ、オア回路２４３も
入力が゛゜０゛なのでその出力ぱ゜０゛となり、アンド
回路２４４の出力ぱ゜０゛である。そしてタイミングが
ｔ１からＴ２になると、ゲート回路Ｇ２が閉じゲート回
路Ｇ１が開かれることによりＲＯＭｌｌから出力する信
号ＦｔＪがＲＯＭｌ２の行アドレスを指定する。

したがつてＲＡＭｌ２の被演算を記憶しているレジスタ
が設けられている行の開始列のデータが読み出されてバ
ッファレジスタ２１に保持されている。そしてタイミン
グがＴ２からＴ３になると、インストラクションデコー
ダ１５から制御出力ＳＢ，ＦＡが発生してゲート回路Ｇ
６，Ｇ７を開き、バッファレジスタ２０のデータとバッ
ファレジスタ２１のデータとが上記ゲート回路Ｇ６，Ｇ
７を通りアダー回路２２に導かれる。

このアダー回路２２の加算一結果はＲＡＭｌ２に入力さ
れる。このときインストラクションデコーダ１５のＡＦ
出力はゲート回路Ｇ８に印加され、ゲート回路Ｇ８はＴ
３のタイミングてＲＡＭｌ２に書込指令を与えている。
そしてこのときＲＡＭｌ２は被演算数データレジスタの
行！の開始列のアドレスが指定されているので、このア
ドレスに前記加算結果が書込れている。即ちＲＡＭｌ２
のＦ行の被演算数を記憶するレジスタおよびＳ行の演算
数を記憶するレジスタが例えば第３図に示すように１晰
よりなりそれぞれｚ図示するような数が最初に記憶され
ていたものとすれば、前記したＭ＝０のときのヘッドサ
イクルＳＯにおいて、信号ＳＬ＝０により指定された０
桁目の数３，６がそれぞれち及びちのタイミングで読み
出され、その加算がアダー回路２２でＴ３のタイミング
で行われ、加算結果９がＴ３のタイミングでＦの桁目に
書き込まれる。

この一連の動作が終了すると、アドレスカウンタ１９は
歩進し、カウント出力は０から１に変わる。

この時、インストラクションデコーダ１５の出力０２，
０３によりゲート回路Ｇ４は閉じゲート回路Ｇ５は開か
れる。したがつてアドレスカウンタ１９のカウント出力
がＲＡＭｌ２の列アドレスを指定し、この列アドレスは
以前のアドレスよりも１つ上のアドレスとなる。しかし
て、上記と同様な動作がタイミングクロックＴｌ，ｔ２
，ちにおいて行われる。このような動作は、アドレスカ
ウンタ１９のカーウント出力がＲＯＭｌｌの出力信号Ｆ
Ｌに一致するまで同一マイクロステップ内のサイクル毎
に行われる。

したがつて第３図に示すようにアドレスカウンタ１９出
力によりＦ，Ｓ行の各レジスタの１桁目が指定されるサ
イクルでは２＋５の演算が行Ｊわれて結果数７がＦ行に
書き込まれ、以下のサイクルでは２桁目で１＋４＝５、
３桁目て３＋Ｏ＝３、４桁目で０＋０＝０の演算、書き
込みが行われる。ところで上記４桁目をアドレスカウン
タ１９のカウント出力が指定するようになるサイクルに
おいては、カウント出力４が最終列指定ビットＦＬ＝４
に一致するので一致回路２３から一致出力が発生する。

このためクロック発生回路２４においてはアンド回路２
４にはインバータ２４２からモード設定信号Ｍ゛０゛の
反転出力“゜１゛および一致回路２３から一致出力゜゛
１゛が入力されるのでアンド出力゜′Ｆ３が発生する。
このアンド出力゜゜１゛はオア回路２４３を通りアンド
回路２４４に導かれる。したがつてアンド回路２４４は
Ｔ３のタイミングでアンド出力″Ｒ３を発生し、このア
ンド出力４′Ｒ３はアンド回路２４５でクロックφ１と
のアンド条件によりクロックφＲＯＭＡとなつてアドレ
スレジスタ１３へ印加されＲＯＭｌｌからバスラインｇ
を介して出力する自己の次アドレスを読み込ませる。こ
のアドレスレジスタ１３のデータはアドレスデコーダ１
４によりデコードされ、このデコード出力によりＲＯＭ
ｌｌのアドレスを変えて次のマイクロステップに移動さ
せる。また前記クロック発生回路２４のアンド回路２４
４のアンド出力″ｒ′はデイレードフリツプフロツプ２
５にちφ１のタイミングで読込まれ、次のｔ１のタイミ
ングでヘッドサイクルＳ。信号を発生する。前述したよ
うにＲＯＭｌｌのアドレスが変わり次のマイクロステッ
プが第２図に示すようにＭ＝１，ＳＬ＝ＦＬであつて例
えばＳし＝Ｆし＝９であつたとする。

このマイクロステップにおいてヘッドサイクルＳ。では
ｔ１のタイミング時にゲート回路Ｇ２が開いて信号Ｓｕ
がＲＡＭｌ２の行アドレスを指定する。これと共にイン
ストラクションデコーダ１５の出力０２によりゲート回
路Ｇ４が開いて信号ＳＬがＲＡＭｌ２の列アドレスを指
定し、ＲＡｒ！４１２の演算数を記憶しているレジスタ
の９桁目ＳＬ＝９からちのタイミングで読み出されたデ
ータがバッファレジスタ２０に記憶される。次にＴ２の
タイミングになるとゲート回路Ｇ２は閉じゲート回路Ｇ
１が開いて信号ＦｕがＲＡＭｌ２の行アドレスを指定す
る。これと共にインストラクションデコーダ１５の出力
によりゲート回路Ｇ４が閉じてゲート回路Ｇ３が開き、
信号ＦＬがＲＡＭｌ２の列アドレスを指定する。したが
つてＲＡＭｌ２の被演算数を記憶しているレジスタの９
桁目ＦＬ．＝９から読み出されたデータがバッファレジ
スタ２１に記憶される。そしてちのタイミングにおいて
前述したＭ＝０のマイクロステップの各サイクルにおけ
ると同様に加算および書き込みが行われる。即ち演算数
データレジスタおよび被演算数データレジスタの各９桁
目のデータ３，５同志が加算され、第３図に示すように
結果数８がＦ行の被演算数を記憶するレジスタに書き込
まれる。また上記マイクロステップではモード設定信号
Ｍ＝“゜１゛がクロック発生回路２４のオア回路２４３
を通りアンド回路２４４に印加されていることによつて
ちのタイミングアンド回路２４４にアンド出力゛゜１゛
が発生してこのアンド出力゛゜１゛はアンド回路２４５
でクロックφ１とのアンド条件によりクロックφＲＯＭ
Ａとなつて前述したＭ＝０のマイクロステップの最終の
マイクロサイクルにおけると同様にＲＯＭｌｌのアドレ
ス指定を変えてマイクロステップを進ませるようになる
。

したがつて上記のようにＳＬ＝ＦＬなるマイクロステッ
プはヘッドサイクルＳＯだけで終了する。なお、上記実
施例では記憶装置としてＲＡＭを用いて説明しているが
、本発明は、ＲＡＭに限られることなく、マトリクス形
式の記憶装置であれば幅広く適用し得るものである。

また、上記実施例ではＴｌ，ｔ２，ｔ３の３つのタイミ
ングにより読み出し、演算／書き込みの各動作を行なわ
せているが、このタイミングには限定されない。

要は、本発明の要旨を逸脱しない範囲で種々変形が可能
である。以上詳細に説明した如く、本発明によるマイク
ロ命令出力制御方式によれば、マイクロ命令によつて、
単一の桁（列）あるいは連続した複数桁（列）を指定出
来るようにし、且つ上記指定された桁（列）の処理が終
了した時点でＲＯＭの次アドレスを読み込ませるように
ＲＯＭのアドレスレジスタの読み込みクロックを発生さ
せることによつて、演算等の処理に要する時間は必要最
小限と門することが出来、また、処理桁の指定に柔軟性
があることによりマイクロ命令の数も減少させることが
出来る等種々の利点を有する。

【図面の簡単な説明】

第１図は本発明に係るマイクロ命令出力制御方式の一実
施例を示すブロックダイヤグラム、第２図は第１図の動
作を説明するための出力状態図、第３図は第１図のＲＡ
Ｍ内のレジスタのデータを説明するために示す図である
。 １１・・・ＲＯＭｌｌ２・・・ＲＡＭｌｌ３・・・アド
レスレ５ジスタ、１９・・・アドレスカウンタ、２３・
・・一致回路、２４・・・クロック発生回路。

Claims (1)

【特許請求の範囲】
1. １ 演算に必要な各種データが記憶され、行及び列によ
   りアドレス指定される記憶手段と、該記憶手段の列アド
   レス指定を単一列のみあるいは連続する複数の列のいず
   れにより行なうかを指定するモード設定信号及び上記記
   憶手段の行アドレス及びデータ処理開始列、終了列アド
   レスを１マイクロ命令で出力するマイクロ命令発生手段
   と、該マイクロ命令発生手段のアドレスを指定する第１
   アドレス指定手段と、上記マイクロ命令発生手段から出
   力される上記データ処理開始列アドレスにより初期設定
   され、上記記憶手段の列アドレスを適宜指定する第２の
   アドレス指定手段と、該第２のアドレス指定手段のアド
   レスを更新する手段と、上記第２のアドレス指定手段の
   出力が上記マイクロ命令発生手段から出力される上記デ
   ータ処理終了列アドレスと一致したことを検出する検出
   手段と、上記モード設定信号に応じて上記検出手段の出
   力により、上記第１のアドレス指定手段のアドレスを変
   更させる手段とを具備したことを特徴とするマイクロ命
   令出力制御方式。