JPS6055915B2 - 半導体回路 - Google Patents
半導体回路Info
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- JPS6055915B2 JPS6055915B2 JP55064466A JP6446680A JPS6055915B2 JP S6055915 B2 JPS6055915 B2 JP S6055915B2 JP 55064466 A JP55064466 A JP 55064466A JP 6446680 A JP6446680 A JP 6446680A JP S6055915 B2 JPS6055915 B2 JP S6055915B2
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- Japan
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- transistor
- resistors
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 description 14
- 230000015654 memory Effects 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ及び半導体論理回路などの半導体
集積回路における定電圧源回路に関するものである。
集積回路における定電圧源回路に関するものである。
例えば、バイポーラメモリを例にとると、そのメモリセ
ルＭＣは第１図に示す様に、トランジスタＴａがＯＮ）
トランジスタＱｂがＯＦＦの様な情報保持状態において
トランジスタＱａのコレクタに接続された抵抗器Ｒａに
立つ電位降下、及び定電流回路Ｂ、に流れる定電流ＩＨ
が、定電圧源Ｃｏの出力Ｖ。
ルＭＣは第１図に示す様に、トランジスタＴａがＯＮ）
トランジスタＱｂがＯＦＦの様な情報保持状態において
トランジスタＱａのコレクタに接続された抵抗器Ｒａに
立つ電位降下、及び定電流回路Ｂ、に流れる定電流ＩＨ
が、定電圧源Ｃｏの出力Ｖ。
と、抵抗器ＲａとＲｂの抵抗値の相対比によつて決定さ
れるという様な回路は、保持電圧回路として、周知の如
くよく使われる。しカルこの種のりセルが並列に接続さ
れているため（たとえばＭ行×６桁■４にビットのＲＡ
Ｍでは６４個）、抵抗器Ｒａは高抵抗値、抵抗器Ｒｂは
低抵抗値という組合わせになる。
れるという様な回路は、保持電圧回路として、周知の如
くよく使われる。しカルこの種のりセルが並列に接続さ
れているため（たとえばＭ行×６桁■４にビットのＲＡ
Ｍでは６４個）、抵抗器Ｒａは高抵抗値、抵抗器Ｒｂは
低抵抗値という組合わせになる。
このため半導体集積回路のようなかぎられた面積の中で
、これらの抵抗器をできるかぎり小さな面積で製造する
ためには、それぞれの抵抗器の値に見合つた製造工程を
用いねば、ならない。例えば、低抵抗器Ｒｂには、層抵
抗ρｓ■ ５０Ω／口程度の高濃度拡散抵抗を、また高
抵抗器Ｒａには、層抵抗層ρｓ■３０００Ω／口程度の
低濃度拡散抵抗か、もしくは、低濃度不純物のｐｏｌｙ
ｓｉｌｉｃｏｎ抵抗などを用いた。しカルながらこれら
別個の製造工程を用いることによつてそれぞれの製造工
程特有の問題から、抵抗器Ｒａ及びＲｂの抵抗値の中心
からの変動率が、互いに異なつて、抵抗器Ｒａに立つ電
位降下、つまりこの場合、メモリセルＭＣの保持電圧を
、設計通り保つことができないという欠点があつた。本
発明の目的は、上記保持電圧回路などにおいて、抵抗器
ＲａとＲｂが製造工程の異なる抵抗からなる場合、抵抗
器Ｒａの所望の電位降下が、抵抗器Ｒａ、Ｒｂ及び定電
圧源内の抵抗器の絶対値に実質的に無関係となる様にす
ることにより抵抗器Ｒａの電位降下、この場合メモリセ
ルの保持電圧が製造工程の違いによる抵抗設定値の変動
に対し、実質的に不変とすることにある。
、これらの抵抗器をできるかぎり小さな面積で製造する
ためには、それぞれの抵抗器の値に見合つた製造工程を
用いねば、ならない。例えば、低抵抗器Ｒｂには、層抵
抗ρｓ■ ５０Ω／口程度の高濃度拡散抵抗を、また高
抵抗器Ｒａには、層抵抗層ρｓ■３０００Ω／口程度の
低濃度拡散抵抗か、もしくは、低濃度不純物のｐｏｌｙ
ｓｉｌｉｃｏｎ抵抗などを用いた。しカルながらこれら
別個の製造工程を用いることによつてそれぞれの製造工
程特有の問題から、抵抗器Ｒａ及びＲｂの抵抗値の中心
からの変動率が、互いに異なつて、抵抗器Ｒａに立つ電
位降下、つまりこの場合、メモリセルＭＣの保持電圧を
、設計通り保つことができないという欠点があつた。本
発明の目的は、上記保持電圧回路などにおいて、抵抗器
ＲａとＲｂが製造工程の異なる抵抗からなる場合、抵抗
器Ｒａの所望の電位降下が、抵抗器Ｒａ、Ｒｂ及び定電
圧源内の抵抗器の絶対値に実質的に無関係となる様にす
ることにより抵抗器Ｒａの電位降下、この場合メモリセ
ルの保持電圧が製造工程の違いによる抵抗設定値の変動
に対し、実質的に不変とすることにある。
本発明によれば、定電流動作する第１のトランジスタど
該第１のトランジスタのエミッタに接続された第１の種
類の抵抗器Ｒ１（上述のＲｂに対応する）から成る定電
流回路Ｂと、該第１のトランジスタのコレクタに接続さ
れた回路内に含まれる製造工程が該第１の抵抗器Ｒ１と
異なる第２の種類の抵抗器Ｒ２（上述のＲａに対応する
）を含む回路ブロックＡと、さらに該第１のトランジス
タのベースが定電圧源回路Ｃの出力に接続され、該定電
圧源Ｃが、少なくとも、該第１の抵抗器と製造工程の等
しい第３の抵抗器Ｒ３と、該第２の抵抗器と製造工程の
等しい第４の抵抗器Ｒ，、及び第２のトランジスタを含
み、該第２のトランジスタのベースが該第３の抵抗器の
一端と該第４の抵抗器の一端に接続され、該第３の抵抗
器の他端が、定電圧出力端子となる回路で回路ブロック
Ａの動作電流が定電流回路Ｂにより決まり、定電流回路
Ｂの定電流値はこれと接続される定電圧源Ｃの出力によ
り決定される。
該第１のトランジスタのエミッタに接続された第１の種
類の抵抗器Ｒ１（上述のＲｂに対応する）から成る定電
流回路Ｂと、該第１のトランジスタのコレクタに接続さ
れた回路内に含まれる製造工程が該第１の抵抗器Ｒ１と
異なる第２の種類の抵抗器Ｒ２（上述のＲａに対応する
）を含む回路ブロックＡと、さらに該第１のトランジス
タのベースが定電圧源回路Ｃの出力に接続され、該定電
圧源Ｃが、少なくとも、該第１の抵抗器と製造工程の等
しい第３の抵抗器Ｒ３と、該第２の抵抗器と製造工程の
等しい第４の抵抗器Ｒ，、及び第２のトランジスタを含
み、該第２のトランジスタのベースが該第３の抵抗器の
一端と該第４の抵抗器の一端に接続され、該第３の抵抗
器の他端が、定電圧出力端子となる回路で回路ブロック
Ａの動作電流が定電流回路Ｂにより決まり、定電流回路
Ｂの定電流値はこれと接続される定電圧源Ｃの出力によ
り決定される。
かくする事により、所望の安定な保持電圧が得られる。
以下に第２図を用いて本発明の基本的な動作原理を説明
する。
以下に第２図を用いて本発明の基本的な動作原理を説明
する。
尚、説明を簡単にするために第２の種類の抵抗器を含む
第１図の回路ブロックＡ１を介在するトランジスタ等を
省略してＲ２のみで簡略表現して回路ブロックＡ２とし
た。定電流回路Ｂ２の電流を決定する定電圧源Ｃ２の中
に含まれる抵抗器Ｒ３及びＲ４はそれぞれＲｌ，Ｒ２の
整数倍とする。今第２図の回路中の各トランジスタのベ
ース電流による電位降下を無視すれば、定電圧源Ｃの出
力ＶＯは次の通り。
第１図の回路ブロックＡ１を介在するトランジスタ等を
省略してＲ２のみで簡略表現して回路ブロックＡ２とし
た。定電流回路Ｂ２の電流を決定する定電圧源Ｃ２の中
に含まれる抵抗器Ｒ３及びＲ４はそれぞれＲｌ，Ｒ２の
整数倍とする。今第２図の回路中の各トランジスタのベ
ース電流による電位降下を無視すれば、定電圧源Ｃの出
力ＶＯは次の通り。
■ｏ＝■ｆ＋（Ｒ３／Ｒ，×■ｆ）（■ｆ；トランジス
タのベースエミッタ間オフセット電圧）定電流回路Ｂに
流れる定電流ＩＨは次の通り。
タのベースエミッタ間オフセット電圧）定電流回路Ｂに
流れる定電流ＩＨは次の通り。
轟ｒ１＼−ーＱ′−ーＡ−１′
従つて、回路ブロックＡ２の抵抗器Ｒ２に発生する電位
降下、ＶＲ２は▼ＫＺＶｌＺ？ピａ′１１●●１ノＶ１
−● 鶴′Ｖ′１▼●となり、抵抗器Ｒ，及びＲ２
の製造工程の違いによる抵抗値の変動に対して、実質的
に不変の電位降下を得ることができる。
降下、ＶＲ２は▼ＫＺＶｌＺ？ピａ′１１●●１ノＶ１
−● 鶴′Ｖ′１▼●となり、抵抗器Ｒ，及びＲ２
の製造工程の違いによる抵抗値の変動に対して、実質的
に不変の電位降下を得ることができる。
−＋ｊ一 嬌り■ＪハＣ：ニ３堺ｈ寞開Ｉ口Ｌぐ１静汀
藏店ｒ）ｒおいて第２図における抵抗器Ｒ１と抵抗器Ｒ
３に非線形素子であるところの互いに特性のまつたく等
しい、ショットキーバリヤダイオード（以下ＳＢＤと略
記）を並列に接続し、尚かつ抵抗器Ｒ１とＲ，の抵抗値
を等しくとつた回路を示す。
藏店ｒ）ｒおいて第２図における抵抗器Ｒ１と抵抗器Ｒ
３に非線形素子であるところの互いに特性のまつたく等
しい、ショットキーバリヤダイオード（以下ＳＢＤと略
記）を並列に接続し、尚かつ抵抗器Ｒ１とＲ，の抵抗値
を等しくとつた回路を示す。
その他は第２図と同様である。この回路では第２の種類
の抵抗器Ｒ２に発生する電位降下■Ｒ２はで、抵抗器Ｒ
１及びＲ２の抵抗値の変動に対し、実質的に不変であり
、さらに抵抗器Ｒ２と製造条件の異なる抵抗器Ｒ１に立
つ電位降下も常に一定に保つことができる。
の抵抗器Ｒ２に発生する電位降下■Ｒ２はで、抵抗器Ｒ
１及びＲ２の抵抗値の変動に対し、実質的に不変であり
、さらに抵抗器Ｒ２と製造条件の異なる抵抗器Ｒ１に立
つ電位降下も常に一定に保つことができる。
第４図に本発明の第１の実施例であるＦｌｉｐ−ＦｌＯ
ｐを用いたメモリセルＡ４の保持電圧回路を示す。
ｐを用いたメモリセルＡ４の保持電圧回路を示す。
同図は、第２図の第２の種類の抵抗を含む回路ブロック
ＡがＦｌｉｐ−ＦｌＯｐ型メモリセルＡ４になつており
、一また抵抗器Ｒ１とＲ２は製造工程の異なる抵抗器で
あり抵抗器Ｒ２とＲ，，ＲｌとＲ，は、製造工程の等し
い抵抗器である。このセルが情報保持状態において、Ｏ
Ｎしている側のトランジスタのコレクタと接続している
抵抗器Ｒ２に発生する保持電圧Ｒ２はであるから となり製造工程の異なる抵抗器の設定値の変動に対し保
持電圧ＶＲ２は実質的に不変となる。
ＡがＦｌｉｐ−ＦｌＯｐ型メモリセルＡ４になつており
、一また抵抗器Ｒ１とＲ２は製造工程の異なる抵抗器で
あり抵抗器Ｒ２とＲ，，ＲｌとＲ，は、製造工程の等し
い抵抗器である。このセルが情報保持状態において、Ｏ
Ｎしている側のトランジスタのコレクタと接続している
抵抗器Ｒ２に発生する保持電圧Ｒ２はであるから となり製造工程の異なる抵抗器の設定値の変動に対し保
持電圧ＶＲ２は実質的に不変となる。
また第５図に本発明の第２の実施例を示す。ここでは回
路ブロックＡ５において抵抗Ｒ２に並列にショットキー
バリヤダイオードＳＢＤを設け、定電圧源ｑでＲ３にエ
ミッタ接続したトランジスタを省いている。この回路は
、第１の実施例とまつたく同じ動作をし、かつ同じ効果
をもたらすことは当業者にとつて明白である。次に第６
図に本発明の第３の実施例を示す。
路ブロックＡ５において抵抗Ｒ２に並列にショットキー
バリヤダイオードＳＢＤを設け、定電圧源ｑでＲ３にエ
ミッタ接続したトランジスタを省いている。この回路は
、第１の実施例とまつたく同じ動作をし、かつ同じ効果
をもたらすことは当業者にとつて明白である。次に第６
図に本発明の第３の実施例を示す。
ここでは定電流源回路八と定電圧源Ｃ６において第４図
における抵抗器Ｒ１とＲ３に特性のまつたく等しいＳＢ
Ｄを並列に接続し、かつＲ１とＲ３の抵抗値を等しくと
つたＦｌｉｐ−ＦｌＯｐ型メモリセルＡ６の保持電圧回
路を示す。この場合にも、保持電圧ＶＲ２は、製造工程
の異なる抵抗器の設定値の変動に対し、不変であり、さ
らに抵抗器Ｒ１に立つ電位降下も一定に保てることも、
当業者にとつて明白てある。以上ここで述べたＦｌｌｐ
−ＦｌＯｐ型メモリセルの保持電圧回路は、本発明の一
例である。
における抵抗器Ｒ１とＲ３に特性のまつたく等しいＳＢ
Ｄを並列に接続し、かつＲ１とＲ３の抵抗値を等しくと
つたＦｌｉｐ−ＦｌＯｐ型メモリセルＡ６の保持電圧回
路を示す。この場合にも、保持電圧ＶＲ２は、製造工程
の異なる抵抗器の設定値の変動に対し、不変であり、さ
らに抵抗器Ｒ１に立つ電位降下も一定に保てることも、
当業者にとつて明白てある。以上ここで述べたＦｌｌｐ
−ＦｌＯｐ型メモリセルの保持電圧回路は、本発明の一
例である。
本発明には以上説明した様に製造工程の異なる抵抗器の
抵抗値の変動に対し、必要な抵抗器に立つ電位降下を、
製造工程の異なる抵抗器を含んだ定電圧源回路を用いる
ことにより、実質的に不変とする効果がある。
抵抗値の変動に対し、必要な抵抗器に立つ電位降下を、
製造工程の異なる抵抗器を含んだ定電圧源回路を用いる
ことにより、実質的に不変とする効果がある。
第１図は従来のバイポーラメモリにおける保持電圧回路
図、第２図および第３図は本発明の原理説明図、第４図
，第５図，第６図は本発明の実施例であるところのバイ
ポーラメモリにおける保持電圧回路を示す図である。 Ｒａ，Ｒｂ：製造工程の等しい抵抗器、Ｒｌ，Ｒ３：高
濃度拡散抵抗などによる低抵抗器、Ｒ２，Ｒ４：低濃度
拡散抵抗またはＰＯｌｙｓｉｌｉｃＯｎなどによる高抵
抗器、Ｑａ，Ｑｂ，Ｑｌ，Ｑ２：トランジスタ、ＳＢＤ
：シヨツトキーバリヤダイオード、ＶＥＥ：供給電圧、
Ｖ〒抵抗器Ｒ２に立つ電位降下、■Ｒ１抵抗・器Ｒ１に
立つ電位降下、ＩＨ：保持電流。
図、第２図および第３図は本発明の原理説明図、第４図
，第５図，第６図は本発明の実施例であるところのバイ
ポーラメモリにおける保持電圧回路を示す図である。 Ｒａ，Ｒｂ：製造工程の等しい抵抗器、Ｒｌ，Ｒ３：高
濃度拡散抵抗などによる低抵抗器、Ｒ２，Ｒ４：低濃度
拡散抵抗またはＰＯｌｙｓｉｌｉｃＯｎなどによる高抵
抗器、Ｑａ，Ｑｂ，Ｑｌ，Ｑ２：トランジスタ、ＳＢＤ
：シヨツトキーバリヤダイオード、ＶＥＥ：供給電圧、
Ｖ〒抵抗器Ｒ２に立つ電位降下、■Ｒ１抵抗・器Ｒ１に
立つ電位降下、ＩＨ：保持電流。
Claims (1)
- １ 出力点と電源との間に第１および第２の抵抗の直列
接続を有する定電圧源回路と、前記出力点から出力電圧
をうけて定電流動作するトランジスタと、該トランジス
タの一端と第１の電源との間に接続された第３の抵抗と
、前記トランジスタの他端に接続される回路内に含まれ
る第４の抵抗とを有する半導体回路において、上記第３
の抵抗は第１の抵抗の整数倍の抵抗値を有し、上記第４
の抵抗は第２の抵抗の整数倍の抵抗値を有することを特
徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55064466A JPS6055915B2 (ja) | 1980-05-15 | 1980-05-15 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55064466A JPS6055915B2 (ja) | 1980-05-15 | 1980-05-15 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56163583A JPS56163583A (en) | 1981-12-16 |
| JPS6055915B2 true JPS6055915B2 (ja) | 1985-12-07 |
Family
ID=13259026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55064466A Expired JPS6055915B2 (ja) | 1980-05-15 | 1980-05-15 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055915B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169392A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
-
1980
- 1980-05-15 JP JP55064466A patent/JPS6055915B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56163583A (en) | 1981-12-16 |
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