JPS6057271A - 導通試験装置 - Google Patents
導通試験装置Info
- Publication number
- JPS6057271A JPS6057271A JP58166284A JP16628483A JPS6057271A JP S6057271 A JPS6057271 A JP S6057271A JP 58166284 A JP58166284 A JP 58166284A JP 16628483 A JP16628483 A JP 16628483A JP S6057271 A JPS6057271 A JP S6057271A
- Authority
- JP
- Japan
- Prior art keywords
- resistance value
- test
- resistance
- circuit
- corrected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、配線回路の導通試験を行うための導通試験装
置に関する。
置に関する。
高精度の導通試験に使用される従来の導通試験装置は一
般に、デストポイントと抵抗測定回路との間の経路抵抗
による影響を除去するために、４端子測定法を採用して
いる。この方法によれば、確かに試験精度は上がる。し
かし、抵抗測定回路とデストポイン１へとの間の経路を
二重化しなけｉＬばならないため、抵抗測定回路とテス
トポイントとの接続を切り換えるスイッチ回路の回路数
が４端子測定法を採用しない場合に比べ倍になり、テス
トポイン１〜数が多くなると装置が著しく高価になると
いう欠点があった。
般に、デストポイントと抵抗測定回路との間の経路抵抗
による影響を除去するために、４端子測定法を採用して
いる。この方法によれば、確かに試験精度は上がる。し
かし、抵抗測定回路とデストポイン１へとの間の経路を
二重化しなけｉＬばならないため、抵抗測定回路とテス
トポイントとの接続を切り換えるスイッチ回路の回路数
が４端子測定法を採用しない場合に比べ倍になり、テス
トポイン１〜数が多くなると装置が著しく高価になると
いう欠点があった。
本発明は、４端子測定法を利用せず同等の精度を達成で
きる導通試験装置を安価に提供することを目的とする。
きる導通試験装置を安価に提供することを目的とする。
本発明は、各テストポイントと抵抗測定回路との間の経
路の抵抗値を予め測定して記憶手段に記憶させておき、
抵抗測定回路によって測定された抵抗値を、記憶手段に
記憶されて％Ｎる測定婚象の経路の抵抗値により補正し
、その補正抵抗値を期待抵抗値と比較することを特徴と
するものである１〔発明の実施例〕 第１図は本発明による導通試験装置のブロック図である
。１は試験しようとする配線回路、２はテストヘッドで
ある。このテストヘッド２は、配線回路１の最大Ｎ個の
端子１．〜１．．と接触するＮ個のナストポイント２１
〜２ｎが設けられて）Ｎる。３はスイッチ回路であり、
Ｎ対のスイッチング素子ＳＷＩ□、５ＷＩ２．〜ＳＷＮ
、、５ＷＮ２を有し、これらスイッチング素子の各対の
一端は対応するナストポイント２□〜２ｎとケーブルに
より接続されている。
路の抵抗値を予め測定して記憶手段に記憶させておき、
抵抗測定回路によって測定された抵抗値を、記憶手段に
記憶されて％Ｎる測定婚象の経路の抵抗値により補正し
、その補正抵抗値を期待抵抗値と比較することを特徴と
するものである１〔発明の実施例〕 第１図は本発明による導通試験装置のブロック図である
。１は試験しようとする配線回路、２はテストヘッドで
ある。このテストヘッド２は、配線回路１の最大Ｎ個の
端子１．〜１．．と接触するＮ個のナストポイント２１
〜２ｎが設けられて）Ｎる。３はスイッチ回路であり、
Ｎ対のスイッチング素子ＳＷＩ□、５ＷＩ２．〜ＳＷＮ
、、５ＷＮ２を有し、これらスイッチング素子の各対の
一端は対応するナストポイント２□〜２ｎとケーブルに
より接続されている。
５は抵抗測定回路であり、その−刻の入力端子）（、、
Ｈ２間の抵抗を測定する。ＦＲＯＭ側の入力端子Ｈ，は
ＦＲＯＭ側のスイッチング素子ＳＷ１、’、ＳＷ２．．
・・・、ＳＷＮ□の他端と接続されＴｏ側の入力端子１
−１２はＴＯ側のスイッチング素子５ＷＩ２．Ｓ、Ｗ２
゜、・・・、ＳＷＮ、の他端と接続されている。
Ｈ２間の抵抗を測定する。ＦＲＯＭ側の入力端子Ｈ，は
ＦＲＯＭ側のスイッチング素子ＳＷ１、’、ＳＷ２．．
・・・、ＳＷＮ□の他端と接続されＴｏ側の入力端子１
−１２はＴＯ側のスイッチング素子５ＷＩ２．Ｓ、Ｗ２
゜、・・・、ＳＷＮ、の他端と接続されている。
４は抵抗値記憶装置であり、抵抗測定回路５とテストヘ
ッド２のテストポイントとの間の各経路の抵抗値を記憶
している。即ち、第２図に示すように、経路番号Ｎ、〜
Ｎｎ別の抵抗値Ｒ１〜Ｒ，。
ッド２のテストポイントとの間の各経路の抵抗値を記憶
している。即ち、第２図に示すように、経路番号Ｎ、〜
Ｎｎ別の抵抗値Ｒ１〜Ｒ，。
を記憶している。６は試験情報記憶装置であり、第３図
に示すように、テスト番号Ｓ、〜Ｓ、、別にＦＲＯＭ経
路番号Ｆ番号Ｆ、、ＴＯ経路番号Ｔ。
に示すように、テスト番号Ｓ、〜Ｓ、、別にＦＲＯＭ経
路番号Ｆ番号Ｆ、、ＴＯ経路番号Ｔ。
〜Ｔｏ、および期待抵抗値Ｅ、〜Ｅ０を記憶している。
７は制御装置である。この制御装置用よ、スイッチ回路
３のスイッチング素子ｓｗｉ、〜５ＷＮｎのオン、オフ
の制御、抵抗値記憶装置４と試験情報記憶装置６の読出
し動作の制御を行う部分の他、抵抗測定回路５から入力
される抵抗値（測定値）を抵抗値記憶装置４から入力さ
れる経路抵抗値によって補正する補正部８、補正部８し
こよって補正後の抵抗値を試験情報記憶装Ｗ６から入力
される期待抵抗値と比較し、テストの良否を判定・ す
る比較部９等を有する。なお、制御装置７をマイクロコ
ンピュータ等で構成する場合、補正部８、比較部９の機
能をプログラムによって実現してもよい。
３のスイッチング素子ｓｗｉ、〜５ＷＮｎのオン、オフ
の制御、抵抗値記憶装置４と試験情報記憶装置６の読出
し動作の制御を行う部分の他、抵抗測定回路５から入力
される抵抗値（測定値）を抵抗値記憶装置４から入力さ
れる経路抵抗値によって補正する補正部８、補正部８し
こよって補正後の抵抗値を試験情報記憶装Ｗ６から入力
される期待抵抗値と比較し、テストの良否を判定・ す
る比較部９等を有する。なお、制御装置７をマイクロコ
ンピュータ等で構成する場合、補正部８、比較部９の機
能をプログラムによって実現してもよい。
つぎに、端子１工（ＦＲＯＭ側）と端子１２（ＴＯ側）
の間の導通試験（テスト番号Ｓ１）を行う場合の動作を
説明する。この場合、制御装置７は試験情報記憶装置６
からテスト番号ｓ１に関する情報を読み込み、そのＦＲ
ＯＭ経路番号Ｆ１に対応するスイッチング素子ＳＷ２□
をオンさせる。この時に抵抗測定回路５によって測定さ
れる抵抗値Ｒは、端子１．．１２間の抵抗値ｒの他に、
抵抗測定回路５の入力端子Ｈ８とデストポイント２１間
のＦＲＯＭ経路の抵抗値、および入力端子■４□とテス
トポインＩ−２．間のＴｏ経路の抵抗値を含んでいる。
の間の導通試験（テスト番号Ｓ１）を行う場合の動作を
説明する。この場合、制御装置７は試験情報記憶装置６
からテスト番号ｓ１に関する情報を読み込み、そのＦＲ
ＯＭ経路番号Ｆ１に対応するスイッチング素子ＳＷ２□
をオンさせる。この時に抵抗測定回路５によって測定さ
れる抵抗値Ｒは、端子１．．１２間の抵抗値ｒの他に、
抵抗測定回路５の入力端子Ｈ８とデストポイント２１間
のＦＲＯＭ経路の抵抗値、および入力端子■４□とテス
トポインＩ−２．間のＴｏ経路の抵抗値を含んでいる。
制御装置７は、その時のＦＲＯＭ経路の抵抗値（Ｒ，と
する）とＴｏ経路の抵抗値（Ｒ，とする）を抵抗値記憶
回路４より読出し、補正回路８に入力する。補正回路８
においては、測定抵抗値Ｒの補正抵抗値Ｒ’ ＝Ｒ−（
Ｒ，十Ｒ２）を出力する。
する）とＴｏ経路の抵抗値（Ｒ，とする）を抵抗値記憶
回路４より読出し、補正回路８に入力する。補正回路８
においては、測定抵抗値Ｒの補正抵抗値Ｒ’ ＝Ｒ−（
Ｒ，十Ｒ２）を出力する。
一般に、経路抵抗は配線長とスイッチング素子のオン抵
抗のバラツキにより、数Ω程度のバラツキがあり、これ
を補正しないと高精度の導通試験は望めない。しかし、
以上の説明から明らかなように、補正抵抗値Ｒ′は上記
補正がほぼ完全になされており、端子１．、．１２間の
抵抗値ｒとみなすことができる。そして、この補正抵抗
値Ｒ′と、制御装置７によって試験情報記憶装置６より
読み出され比較部９に入力された期待抵抗値との比較に
よって、導通の良否の判定が行われるから、４端子測定
法を採用した場合に匹敵する高い試験精度を期待できる
。しかも、スイッチング回路３のスイッチング素子数（
回路数）は、４端子測定法を採用した場合の半分に減る
。
抗のバラツキにより、数Ω程度のバラツキがあり、これ
を補正しないと高精度の導通試験は望めない。しかし、
以上の説明から明らかなように、補正抵抗値Ｒ′は上記
補正がほぼ完全になされており、端子１．、．１２間の
抵抗値ｒとみなすことができる。そして、この補正抵抗
値Ｒ′と、制御装置７によって試験情報記憶装置６より
読み出され比較部９に入力された期待抵抗値との比較に
よって、導通の良否の判定が行われるから、４端子測定
法を採用した場合に匹敵する高い試験精度を期待できる
。しかも、スイッチング回路３のスイッチング素子数（
回路数）は、４端子測定法を採用した場合の半分に減る
。
以上説明したように、本発明によれば、４端子測定法を
採用した従来の装置より安価で、かつ、試験精度は同等
以上の優れた導通試験装置を実現できるという効果を得
られる。
採用した従来の装置より安価で、かつ、試験精度は同等
以上の優れた導通試験装置を実現できるという効果を得
られる。
第１図は本発明による導通試験装置のブロック図、第２
図は抵抗値記憶装置の記憶内容の説明図、第３図は試験
情報記憶装置の記憶内容の説明図である。 ■・・・被試験配線回路、 ２・・・テストヘット、２
、〜２ｏ・・デストポイント、 ３・・・スイッチ回路
、 ４・・抵抗値記憶装置、 ５・・・抵抗測定回路、
６・・試験情報記憶装置、 ７・・制御装置、 ８・
・・補１１日部、 ９・・比較部。
図は抵抗値記憶装置の記憶内容の説明図、第３図は試験
情報記憶装置の記憶内容の説明図である。 ■・・・被試験配線回路、 ２・・・テストヘット、２
、〜２ｏ・・デストポイント、 ３・・・スイッチ回路
、 ４・・抵抗値記憶装置、 ５・・・抵抗測定回路、
６・・試験情報記憶装置、 ７・・制御装置、 ８・
・・補１１日部、 ９・・比較部。
Claims (1)
- （１）被試験配線回路の端子と接触する複数のテストポ
イン１〜を有するテストヘッドと、その一対の入力端子
間の抵抗を測定する抵抗測定回路と、該ナストヘツドの
一対のナストポイントを選択し該抵抗測定回路の一対の
入力端子と接続するスイッチ回路と、該テストヘッドの
各テストポイン１−と該抵抗測定回路の入力端子との間
の経路の抵抗値を記憶している記憶手段と、該抵抗測定
回路により測定された抵抗値を、その時に該スイッチ回
路によって選択されている該テス１へヘッドのテストポ
イン１〜に対応した該記憶手段の記憶抵抗値によって補
正する補正手段と、該補正手段によって補正後の抵抗値
を期待低粒値と比較する手段とを具備する導通試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166284A JPS6057271A (ja) | 1983-09-09 | 1983-09-09 | 導通試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166284A JPS6057271A (ja) | 1983-09-09 | 1983-09-09 | 導通試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057271A true JPS6057271A (ja) | 1985-04-03 |
Family
ID=15828509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166284A Pending JPS6057271A (ja) | 1983-09-09 | 1983-09-09 | 導通試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057271A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS552956A (en) * | 1978-06-22 | 1980-01-10 | Nec Corp | Automatic wiring tester |
-
1983
- 1983-09-09 JP JP58166284A patent/JPS6057271A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS552956A (en) * | 1978-06-22 | 1980-01-10 | Nec Corp | Automatic wiring tester |
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