JPS6057467A - ベクトルデ−タ処理装置 - Google Patents
ベクトルデ−タ処理装置Info
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- JPS6057467A JPS6057467A JP58165956A JP16595683A JPS6057467A JP S6057467 A JPS6057467 A JP S6057467A JP 58165956 A JP58165956 A JP 58165956A JP 16595683 A JP16595683 A JP 16595683A JP S6057467 A JPS6057467 A JP S6057467A
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- JP
- Japan
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- vector
- registers
- selection circuit
- outputs
- store
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ベクトルデータ処理装置に関する。
コンピュータの応用分野が拡大するにつれて、コンピュ
ータの高速データ処理性への要請は際限なく広がりり＼
ある。超高速計算ｔｌスーパーコンピュータ）は、科学
技術計算分野でのこのような要請に応えるものとして、
近年、特に開発が活発化してきている。スーパーコンビ
ーータにおいては、処理すべき膨大なデータをベクトル
データ、すなわち、順序付けられた一次元デ→りの集り
としてとらえ、ベクトルデータ処理装置が、バイブ２イ
ン方式によって高速処理しているものが多い。
ータの高速データ処理性への要請は際限なく広がりり＼
ある。超高速計算ｔｌスーパーコンピュータ）は、科学
技術計算分野でのこのような要請に応えるものとして、
近年、特に開発が活発化してきている。スーパーコンビ
ーータにおいては、処理すべき膨大なデータをベクトル
データ、すなわち、順序付けられた一次元デ→りの集り
としてとらえ、ベクトルデータ処理装置が、バイブ２イ
ン方式によって高速処理しているものが多い。
従来のこの種のベクトルデータ処理装置は、その−例を
第１図に示すように、それぞれがベクトルデータを保持
する８個のベクトルレジスタ１０゜１１ ＋ １２ ＋
１３ ＋ １４ ＋ １５ ＋ １６および１７と、
該ベクトルレジスタ１０〜１７に保持されているベクト
ルデータをベクトル命令にしたがった演算を行なう４個
の演算器２０（乗ｎ）、２１ （：ＩＪｌ山）・２２（
論理演算）および２３（シフト）と、ベクトル命令によ
ってベクトルレジスタ１０〜１７のうちの任意の２個の
出力を演算器２０〜２３０ｆ「意の１個にオペランドと
して選択して供給すｚｌとともにベクトル命令によって
ベクトルレジスタ１０〜１７のうちの任意の１個の出力
を主メモリ１００へのストアデータとして供給する出力
選択回路３０と、出力選択回路３０の出力を主メモリ１
００に格納するために保持するストアレジスタ４１と、
ベクトル命令によって演算器２０〜２３または主メモリ
１００の出力を任意のベクトルレジスタ１０〜１７に選
択して供給する入力選択回路５０とから構成されている
。
第１図に示すように、それぞれがベクトルデータを保持
する８個のベクトルレジスタ１０゜１１ ＋ １２ ＋
１３ ＋ １４ ＋ １５ ＋ １６および１７と、
該ベクトルレジスタ１０〜１７に保持されているベクト
ルデータをベクトル命令にしたがった演算を行なう４個
の演算器２０（乗ｎ）、２１ （：ＩＪｌ山）・２２（
論理演算）および２３（シフト）と、ベクトル命令によ
ってベクトルレジスタ１０〜１７のうちの任意の２個の
出力を演算器２０〜２３０ｆ「意の１個にオペランドと
して選択して供給すｚｌとともにベクトル命令によって
ベクトルレジスタ１０〜１７のうちの任意の１個の出力
を主メモリ１００へのストアデータとして供給する出力
選択回路３０と、出力選択回路３０の出力を主メモリ１
００に格納するために保持するストアレジスタ４１と、
ベクトル命令によって演算器２０〜２３または主メモリ
１００の出力を任意のベクトルレジスタ１０〜１７に選
択して供給する入力選択回路５０とから構成されている
。
第２図は従来のベクトル命令の形式を示し、オペレージ
百ンコード部ＯＦ、！：、ｍｌオヘラント部′ｆＬｌと
、第２オペランド部几２と、第３オペランド部Ｒ３とか
らなる。オペレーションコードＵＰがベクトル演ｎを指
定しているときに社、第２オペランドＲ２と第３オペ２
ンド几３とＬ１出力選択回路３０において、ベクトルレ
ジスタ１０〜１７の出力のうちの２つを演算数と被演′
ｆｆ、数として選択するために、第１オペランド几１は
、入力選択回路５０において、ベクトルレジスタ１０〜
１７の入力のうちの１′）を演算結果格納先として選択
するためにそれぞれ使用される。
百ンコード部ＯＦ、！：、ｍｌオヘラント部′ｆＬｌと
、第２オペランド部几２と、第３オペランド部Ｒ３とか
らなる。オペレーションコードＵＰがベクトル演ｎを指
定しているときに社、第２オペランドＲ２と第３オペ２
ンド几３とＬ１出力選択回路３０において、ベクトルレ
ジスタ１０〜１７の出力のうちの２つを演算数と被演′
ｆｆ、数として選択するために、第１オペランド几１は
、入力選択回路５０において、ベクトルレジスタ１０〜
１７の入力のうちの１′）を演算結果格納先として選択
するためにそれぞれ使用される。
このような従来構成においては、ベクトルレジスタ１０
〜１７と演算器２０〜２３とは固定的に結合されていな
いため、ベクトル命令にしたがって両者を結合するべく
出力選択回路３０が必要であるうえに、ベクトル命令の
形式に第２オペランド部Ｒ２と第３オペランド部几３と
が必要であるという欠点がある。
〜１７と演算器２０〜２３とは固定的に結合されていな
いため、ベクトル命令にしたがって両者を結合するべく
出力選択回路３０が必要であるうえに、ベクトル命令の
形式に第２オペランド部Ｒ２と第３オペランド部几３と
が必要であるという欠点がある。
本発明の目的は、出力選択回路３０を不要とし、それに
よってベクトルデータのアクセス時間を短縮し、またベ
クトル演算を指定するベクトル命令の形式を単純化する
ベクトルデータ処理装Ｒを提供することにある。
よってベクトルデータのアクセス時間を短縮し、またベ
クトル演算を指定するベクトル命令の形式を単純化する
ベクトルデータ処理装Ｒを提供することにある。
本発明の装置は、それぞれがベクトルデータを保持する
複数個のベクトルレジスタと、各オペランド入力が前ｉ
１；ベクトルレジスタの出力と一対一対応かつ固定的に
結合され゛Ｃベクトル命令にしたがった演算を行なう少
なくとも１個の演算器と、 ベクトル命令によりて前ｎＣベクトルレジスタの出力の
一つを選択し主メモリに格納するストア回路と、 ベクトル命令によって前記演算器の出力または前記主メ
モリから読み出したベクトルデータの出力前記ベクトル
レジスタに選択して供給する人力選択回路 とを設けたことを特徴とする。
複数個のベクトルレジスタと、各オペランド入力が前ｉ
１；ベクトルレジスタの出力と一対一対応かつ固定的に
結合され゛Ｃベクトル命令にしたがった演算を行なう少
なくとも１個の演算器と、 ベクトル命令によりて前ｎＣベクトルレジスタの出力の
一つを選択し主メモリに格納するストア回路と、 ベクトル命令によって前記演算器の出力または前記主メ
モリから読み出したベクトルデータの出力前記ベクトル
レジスタに選択して供給する人力選択回路 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第３図は本発明の一実施例を示すブロック図である。本
実施例は、それぞれがベクトルデータを保持する８個の
ベクトルレジスタ１１０，１１１゜１１２．１１３，１
１４，１１５，１１６および１１７と、各オペランド入
力がベクトルレジスタ１１０および１１１ 、１１２お
よび１１３，１１４および１ ｉ ！ｉ ＋ １１６お
よび１１７とそれぞれ固定的に結合されてベクトル命令
にしたがった演算を行なう４個の演斜器１２０（乗算）
、１２１（加算）、１２２（論理演算）および１２３（
シフト）と、ベクトル命令によってベクトルレジスタ１
１０〜１１７の出力の一つを選択するストア選択回路１
４０と、ストア選択回路１４０の出力を生メモ！７１０
０に格納するために保持するストアレジスタ１４１と、
ベクトル命令によって演算器１２０−１２３またけ主メ
モリ１００の出力をベクトルレジスタ１１０〜１１７に
選択して供給する入力選択回路１５０と、ベクトルレジ
スタ１１０−１１７の出力をそれぞれ保持する８個のり
一ドレジスタ１３０〜１３７とから構成されている。
実施例は、それぞれがベクトルデータを保持する８個の
ベクトルレジスタ１１０，１１１゜１１２．１１３，１
１４，１１５，１１６および１１７と、各オペランド入
力がベクトルレジスタ１１０および１１１ 、１１２お
よび１１３，１１４および１ ｉ ！ｉ ＋ １１６お
よび１１７とそれぞれ固定的に結合されてベクトル命令
にしたがった演算を行なう４個の演斜器１２０（乗算）
、１２１（加算）、１２２（論理演算）および１２３（
シフト）と、ベクトル命令によってベクトルレジスタ１
１０〜１１７の出力の一つを選択するストア選択回路１
４０と、ストア選択回路１４０の出力を生メモ！７１０
０に格納するために保持するストアレジスタ１４１と、
ベクトル命令によって演算器１２０−１２３またけ主メ
モリ１００の出力をベクトルレジスタ１１０〜１１７に
選択して供給する入力選択回路１５０と、ベクトルレジ
スタ１１０−１１７の出力をそれぞれ保持する８個のり
一ドレジスタ１３０〜１３７とから構成されている。
ベクトルレジスタ１１０〜１１７それぞれには、たとえ
ば、６４個のエレメントデータ（１演ｎ単位）からなる
ベクトルデータが保持され得るようになっておシ、本ベ
クトルデータ処理装置は、ベクトル命令にしたがって、
これらのエレメントデータをクロックごとに順次に演算
器１２０〜１２３に読み出し、所定の演算を次々に行な
う。
ば、６４個のエレメントデータ（１演ｎ単位）からなる
ベクトルデータが保持され得るようになっておシ、本ベ
クトルデータ処理装置は、ベクトル命令にしたがって、
これらのエレメントデータをクロックごとに順次に演算
器１２０〜１２３に読み出し、所定の演算を次々に行な
う。
第４図は本実施例におい千、ベクトル演ｔ′ンを指定す
るベクトル命令の形式を示し、オペレージ１ンコード１
ｌｌ（ＯＰと、たｙｌつのオペランド部１？、とから構
成される。
るベクトル命令の形式を示し、オペレージ１ンコード１
ｌｌ（ＯＰと、たｙｌつのオペランド部１？、とから構
成される。
オペレーションコードＯＰが、たトｔｔ、ｔ、乗ηを指
定しているときには、第３図における演獅器１２０が作
動するが、このときに演轡器１２０のオペランド入力と
なるのは常にベクトルレジスタ１１０と１１１との出力
（リードレジスタ１３０と１３１とを経由）である。演
３？器１２０におりる演算結果は、オペランド部Ｉ（・
の指定によって、入力選択回路１５０が選択するベクト
ルレジスタ１１０〜１１７のうちの一つに供給される。
定しているときには、第３図における演獅器１２０が作
動するが、このときに演轡器１２０のオペランド入力と
なるのは常にベクトルレジスタ１１０と１１１との出力
（リードレジスタ１３０と１３１とを経由）である。演
３？器１２０におりる演算結果は、オペランド部Ｉ（・
の指定によって、入力選択回路１５０が選択するベクト
ルレジスタ１１０〜１１７のうちの一つに供給される。
オペレーションコードＯＦが、加算、論理演豹′またし
、１シフトを指定しているときには同様に、それぞれ演
算器１２１，１２２ｉたは１２３が作ル１１シ、これら
のオペランド入力は常にそれぞれベグトルレジスタ１１
２と１１３との出力、１１４と１１５との出力または１
１６とＩ Ｊ、 ７との出力である。
、１シフトを指定しているときには同様に、それぞれ演
算器１２１，１２２ｉたは１２３が作ル１１シ、これら
のオペランド入力は常にそれぞれベグトルレジスタ１１
２と１１３との出力、１１４と１１５との出力または１
１６とＩ Ｊ、 ７との出力である。
オペレーションコードＯＰが、ストアを指定するベクト
ル命令であるときには、第１図に示【〜た従来例と同様
に、ストア選択回路１４０が第２オペランド部几２で指
定されるベクトルレジスタ１１０〜１１７の出力の一つ
を選択してストアレジスタ１４１に保持し、第１オペラ
ンド部Ｒ・１で指するベクトル命令であるときには、第
１図に示りまた従来例と同様に、入力選択回路１５０が
第１オペランド部Ｒ１で指定されるベクトルレジスタ１
１０〜１１７の入力の一つ全選択して、第２オペランド
部で指定される主メモＩＪ １０ （＋の番地からの読
出データを供給する。
ル命令であるときには、第１図に示【〜た従来例と同様
に、ストア選択回路１４０が第２オペランド部几２で指
定されるベクトルレジスタ１１０〜１１７の出力の一つ
を選択してストアレジスタ１４１に保持し、第１オペラ
ンド部Ｒ・１で指するベクトル命令であるときには、第
１図に示りまた従来例と同様に、入力選択回路１５０が
第１オペランド部Ｒ１で指定されるベクトルレジスタ１
１０〜１１７の入力の一つ全選択して、第２オペランド
部で指定される主メモＩＪ １０ （＋の番地からの読
出データを供給する。
なお、本実施例においては演ｎ−器１２０〜１２３はそ
れぞれ異種の演算を行なうが、本発明はこれに限定され
ることはなく、演算器１２０−１２３のうちに同種の演
算を行なうものがあるようにしてもよい。
れぞれ異種の演算を行なうが、本発明はこれに限定され
ることはなく、演算器１２０−１２３のうちに同種の演
算を行なうものがあるようにしてもよい。
本発明によれＶ、１１以上のような構成の採用により、
従来は必要だった出力選択回路が不％＋になり、かつベ
クトル演算を指定するベクトル命令の形式を単純化でき
るようになる。
従来は必要だった出力選択回路が不％＋になり、かつベ
クトル演算を指定するベクトル命令の形式を単純化でき
るようになる。
第１図と第２図とは従来例、第３図と第４図とは本発明
の一実施例をそれぞれ示す。 １０〜１７．１１０〜１１７・・・・・・ベクトルレジ
スタ、２０〜２３．１２０〜１２３・・・・・・演算器
、３ｏ・・団・出力選択回路、１４０・・・・・・スト
ア選択回路、４１，１４１・・・・・・ストアレジスタ
、５０，１５０・・・・・・入力選択回路、１００・・
・・・・主メモリ、１３０〜１３７ ・・・・・・リー
ドレジスタ。 ８１ 閃 口Ｐ ２４ Ｒ２ｐ３コ 箭 ２ 凶 端 ３ ｚ ロＴ工Ｔコ ８４図 手続補正ｐ）：（自発） １、事件の表示 昭和５８年特 許 願第１６５９５６
＞７２、発明ノ名称 ベクトルデータ処理仮置３、補
正をする者 事件との関係 出 願 大 東ｊ：（都港区芝／ｉ、 Ｉ’ Ｉ ｌ ３３酢１跨（
４２３） Ｅ１本電気株式会社 代表♂１ 関本忠弘 ４、代理人 〒１０８ 束ｉ（都港１）芝１ｉ１’ｌｌ岱７番８シ；
ｆ１友−１１１ビル（連結光 １１本電気株式会１．＋
特許部）５ 補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 明細書第８頁第７行目および第１３行目の記載「定され
る主メモリ」を「定されるアドレスレジスタ（図示せず
）が示す主メモリ」と訂正します。 代理人 弁理士 内 原 音
の一実施例をそれぞれ示す。 １０〜１７．１１０〜１１７・・・・・・ベクトルレジ
スタ、２０〜２３．１２０〜１２３・・・・・・演算器
、３ｏ・・団・出力選択回路、１４０・・・・・・スト
ア選択回路、４１，１４１・・・・・・ストアレジスタ
、５０，１５０・・・・・・入力選択回路、１００・・
・・・・主メモリ、１３０〜１３７ ・・・・・・リー
ドレジスタ。 ８１ 閃 口Ｐ ２４ Ｒ２ｐ３コ 箭 ２ 凶 端 ３ ｚ ロＴ工Ｔコ ８４図 手続補正ｐ）：（自発） １、事件の表示 昭和５８年特 許 願第１６５９５６
＞７２、発明ノ名称 ベクトルデータ処理仮置３、補
正をする者 事件との関係 出 願 大 東ｊ：（都港区芝／ｉ、 Ｉ’ Ｉ ｌ ３３酢１跨（
４２３） Ｅ１本電気株式会社 代表♂１ 関本忠弘 ４、代理人 〒１０８ 束ｉ（都港１）芝１ｉ１’ｌｌ岱７番８シ；
ｆ１友−１１１ビル（連結光 １１本電気株式会１．＋
特許部）５ 補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 明細書第８頁第７行目および第１３行目の記載「定され
る主メモリ」を「定されるアドレスレジスタ（図示せず
）が示す主メモリ」と訂正します。 代理人 弁理士 内 原 音
Claims (1)
- 【特許請求の範囲】 それぞれがベクトルデータを保持する複数個のベクトル
レジスタと、 各オペランド入力が前記ベクトルレジスタの出力と一対
一対応かつ固定的に結合されてベクトル命令にしたがっ
た演ｐを行なう少なくとも１個の演算器と、 ベクトル命令によって前記ベクトルレジスタの出力の一
つを選択し主メモリに格納するストア回路と、 ベクトル命令によって前記演η器のＬｌｌ力または前記
主メモリから読み出したベクトルデータを前記ベクトル
レジスタに選択して供給する入力選択回路 とを設けたことを特徴とするベクトルデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165956A JPS6057467A (ja) | 1983-09-09 | 1983-09-09 | ベクトルデ−タ処理装置 |
| US06/648,259 US4761754A (en) | 1983-09-09 | 1984-09-07 | Vector processor wherein outputs of vector registers are fixedly coupled to inputs of vector calculators |
| EP84110709A EP0136597B1 (en) | 1983-09-09 | 1984-09-07 | Vector processor |
| DE8484110709T DE3481947D1 (de) | 1983-09-09 | 1984-09-07 | Vektorverarbeitungseinheit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165956A JPS6057467A (ja) | 1983-09-09 | 1983-09-09 | ベクトルデ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057467A true JPS6057467A (ja) | 1985-04-03 |
Family
ID=15822207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165956A Pending JPS6057467A (ja) | 1983-09-09 | 1983-09-09 | ベクトルデ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4761754A (ja) |
| EP (1) | EP0136597B1 (ja) |
| JP (1) | JPS6057467A (ja) |
| DE (1) | DE3481947D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172367A (ja) * | 1987-01-09 | 1988-07-16 | Nec Corp | ベクトルデ−タ処理装置 |
Families Citing this family (14)
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|---|---|---|---|---|
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| DE3585972D1 (de) * | 1984-07-02 | 1992-06-11 | Nec Corp | Rechner-vektorregisterverarbeitung. |
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| US5019968A (en) * | 1988-03-29 | 1991-05-28 | Yulan Wang | Three-dimensional vector processor |
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-
1983
- 1983-09-09 JP JP58165956A patent/JPS6057467A/ja active Pending
-
1984
- 1984-09-07 EP EP84110709A patent/EP0136597B1/en not_active Expired
- 1984-09-07 DE DE8484110709T patent/DE3481947D1/de not_active Expired - Lifetime
- 1984-09-07 US US06/648,259 patent/US4761754A/en not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS50139640A (ja) * | 1974-04-24 | 1975-11-08 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172367A (ja) * | 1987-01-09 | 1988-07-16 | Nec Corp | ベクトルデ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136597A3 (en) | 1987-09-09 |
| US4761754A (en) | 1988-08-02 |
| EP0136597A2 (en) | 1985-04-10 |
| DE3481947D1 (de) | 1990-05-17 |
| EP0136597B1 (en) | 1990-04-11 |
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