JPS6057723A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6057723A JPS6057723A JP58165440A JP16544083A JPS6057723A JP S6057723 A JPS6057723 A JP S6057723A JP 58165440 A JP58165440 A JP 58165440A JP 16544083 A JP16544083 A JP 16544083A JP S6057723 A JPS6057723 A JP S6057723A
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- JP
- Japan
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- mos
- analog switch
- analog
- trs
- switch
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- Granted
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- 230000000295 complement effect Effects 0.000 claims abstract description 17
- 230000001052 transient effect Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に係シ、特に相補型メメル・オキ
サイド嗜セミコンダクタ（ＭＯＳ）形アナログ・スイッ
チによシ生ずる過渡雑音を補償する回路に関する。
サイド嗜セミコンダクタ（ＭＯＳ）形アナログ・スイッ
チによシ生ずる過渡雑音を補償する回路に関する。
近年、デジタル技術の長足の進歩がめざましいが、特に
従来アナログ量として信号処理′していた分野のデジタ
ル信号処理化が進められている。デジタル信号処理では
、アナログ信号処理と異なシ、情報が誤る確率を小さく
できる。また情報の伝送も容易である。
従来アナログ量として信号処理′していた分野のデジタ
ル信号処理化が進められている。デジタル信号処理では
、アナログ信号処理と異なシ、情報が誤る確率を小さく
できる。また情報の伝送も容易である。
一般に、アナログ量からデジタル量への変換はアナログ
−デジタル変換器で行なわれる。このアナログ・、デジ
タル変換器は、従来バイポーラ技術で実現したものが多
かった。しかしながら、ＭＯ８アナログ回路技術の発展
は、アナログ・デジタル変換器やデジタル・アナログ変
換器の高密度集積回路（ＬＳＩ）化を容易とした。この
ＭＯ３ＬＳＩ化に好適なアナログ拳デジタル変換器とし
て、電荷再配分型回路がちシ、この電荷再配分型回路は
容量群とアナログスイッチと基準電圧源とから構成され
る。
−デジタル変換器で行なわれる。このアナログ・、デジ
タル変換器は、従来バイポーラ技術で実現したものが多
かった。しかしながら、ＭＯ８アナログ回路技術の発展
は、アナログ・デジタル変換器やデジタル・アナログ変
換器の高密度集積回路（ＬＳＩ）化を容易とした。この
ＭＯ３ＬＳＩ化に好適なアナログ拳デジタル変換器とし
て、電荷再配分型回路がちシ、この電荷再配分型回路は
容量群とアナログスイッチと基準電圧源とから構成され
る。
第１図は電荷再配分型のアナログ・デジタル変換器の原
理の構成図である。同図において、本変換器は、入力端
子１と出力端子２との間、アナログスイッチ３で接続さ
れている。ここで、第１の容量４および第２の容量５は
同じ容量値Ｃを持つ。
理の構成図である。同図において、本変換器は、入力端
子１と出力端子２との間、アナログスイッチ３で接続さ
れている。ここで、第１の容量４および第２の容量５は
同じ容量値Ｃを持つ。
しかし、第１の容量４と第２の容量５は、必ずしも同じ
容量値でおる必要はない。
容量値でおる必要はない。
さて、第１図において、入力端子１に基準電圧Ｖを印加
し、次に、この基準電圧■を入力端子１から切ＩＩす。
し、次に、この基準電圧■を入力端子１から切ＩＩす。
その後、アナログ・スイッチ３を導通させる。第１の容
量４に蓄積されていた電荷は、アナログ・スイッチ３を
通して移動し、第１の容量４と第２の容量５によシ再配
分される。第１の容量４と第２の容量５との容量値は同
一であるから、出力端子２には基準電圧■の半分の電圧
が得られる。この半分の基準電圧の取シ出しは、アナロ
グ・スイッチ３の導通時抵抗と第１、第２の容量４，５
とから決定される時定数を考えて行うべきであろう。
量４に蓄積されていた電荷は、アナログ・スイッチ３を
通して移動し、第１の容量４と第２の容量５によシ再配
分される。第１の容量４と第２の容量５との容量値は同
一であるから、出力端子２には基準電圧■の半分の電圧
が得られる。この半分の基準電圧の取シ出しは、アナロ
グ・スイッチ３の導通時抵抗と第１、第２の容量４，５
とから決定される時定数を考えて行うべきであろう。
第１図の構成で１／４の基準電圧Ｖを作成するのは、以
下の手順で行なえる。
下の手順で行なえる。
まず、１／２の基準電圧■を作成後、アナログ−スイッ
チ３を非導通とする。次に、第１の容量４の電荷を放電
する。放電方法としては、入力端子ｌを例えば接地すれ
ばよい。第１の容量４の放電完了後、入力端子１を開放
する。この状態で、アナログ・スイッチ３を導通する。
チ３を非導通とする。次に、第１の容量４の電荷を放電
する。放電方法としては、入力端子ｌを例えば接地すれ
ばよい。第１の容量４の放電完了後、入力端子１を開放
する。この状態で、アナログ・スイッチ３を導通する。
第２の容量５の電荷は、アナログ・スイッチ３を介して
再配分される。再配分完了後、出力端子２から１／４の
基準電圧が得られる。
再配分される。再配分完了後、出力端子２から１／４の
基準電圧が得られる。
以上、電荷再配分の動作原理について説明したが、この
アナログ・ス、イッチ３を実現するために、相補形ＭＯ
Ｓアナログスイッチを使用する。
アナログ・ス、イッチ３を実現するために、相補形ＭＯ
Ｓアナログスイッチを使用する。
第２図は従来の相補形ＭＯ８アナログスイッチを示す回
路図である。同図において、本スイッチは、入力端子１
１と出力端子１２との間を相補型ＭＯＳトランジスタ（
ＮチャネルＭＯＳトランジスタ１５とＰチャネルＭＯＳ
トランジスタ１６）等で実現した例でちる。ここで、ソ
ース電極とドレイン電極とを互いに接続したＮチャネル
ＭＯＳトランジスタ１８とＰチャネルＭＯＳトランジス
タ１７とは、ＭＯＳアナログ・スイッチの過渡雑音を補
償するために設けている。第１の制御端子１３および第
２の制御端子１４は互に逆相で制御される。Ｍ’ＯＳア
ナログ・スイッチを導通状態とするには、第１の制御端
子１３を負電源、第２の制御端子１４を正電源とすれば
よい。非導通状態とするのは、第１の制御端子１３を正
電源、第２の制御端子１４を負電源とすればよい。
路図である。同図において、本スイッチは、入力端子１
１と出力端子１２との間を相補型ＭＯＳトランジスタ（
ＮチャネルＭＯＳトランジスタ１５とＰチャネルＭＯＳ
トランジスタ１６）等で実現した例でちる。ここで、ソ
ース電極とドレイン電極とを互いに接続したＮチャネル
ＭＯＳトランジスタ１８とＰチャネルＭＯＳトランジス
タ１７とは、ＭＯＳアナログ・スイッチの過渡雑音を補
償するために設けている。第１の制御端子１３および第
２の制御端子１４は互に逆相で制御される。Ｍ’ＯＳア
ナログ・スイッチを導通状態とするには、第１の制御端
子１３を負電源、第２の制御端子１４を正電源とすれば
よい。非導通状態とするのは、第１の制御端子１３を正
電源、第２の制御端子１４を負電源とすればよい。
ところで、ＭＯＳトランジスタ１７．１８は一般の回路
では不要と考えられている。これは、アナログ・スイッ
チを介して電荷の再配分を行なわない回路では不要であ
る。例えば、アナログスイッチをトランスミ、ジョン・
ゲートとなし、論理レベル信号を取シ扱うときである。
では不要と考えられている。これは、アナログ・スイッ
チを介して電荷の再配分を行なわない回路では不要であ
る。例えば、アナログスイッチをトランスミ、ジョン・
ゲートとなし、論理レベル信号を取シ扱うときである。
しかしながら、アナログ拳スイッチをサンプル・ホール
ド回路に利用するときはＭＯＳトランジスタ１７，１８
は必要となる。サンプル・モードの時は、アナログ・ス
イッチは導通状態であシ、ホールド・モードではアナロ
グ・スイッチは非導通状態となる。アナログ・スイッチ
が導通状態から非導通状態となるときに過渡雑音が生じ
、ホールドすべき電荷に誤差が生ずる。この誤差を補償
するだめにＭＯＳ）ランジスタ１７．１８を追加してい
る。これらＭＯＳトランジスタ１７．１８の寸法は、Ｍ
Ｏ８？ランジスタ１５．１６の寸法の半分とすると、補
償上好ましい。
ド回路に利用するときはＭＯＳトランジスタ１７，１８
は必要となる。サンプル・モードの時は、アナログ・ス
イッチは導通状態であシ、ホールド・モードではアナロ
グ・スイッチは非導通状態となる。アナログ・スイッチ
が導通状態から非導通状態となるときに過渡雑音が生じ
、ホールドすべき電荷に誤差が生ずる。この誤差を補償
するだめにＭＯＳ）ランジスタ１７．１８を追加してい
る。これらＭＯＳトランジスタ１７．１８の寸法は、Ｍ
Ｏ８？ランジスタ１５．１６の寸法の半分とすると、補
償上好ましい。
第２図のアナログ−スイッチは、サンプル・ホールド回
路等では適している。これは、入力端子１１への駆動が
通常低インピーダンスでされる点と、ホールド電荷への
補償だけでよいからでちる。
路等では適している。これは、入力端子１１への駆動が
通常低インピーダンスでされる点と、ホールド電荷への
補償だけでよいからでちる。
電荷再配分型に使用するアナログ拳スイッチとして、第
２図は欠点を有する。例えば、第１図のアナログスイッ
チ３に、第２図のスイッチを用いたとする。第１図の例
は、電荷を容量を用いて取シ扱うため、低インピーダン
スとは考えられないので、第２図のアナログ・スイッチ
を用いると補償が片側のみに行なわれることになシ、そ
の結果特性劣化を生ずる。
２図は欠点を有する。例えば、第１図のアナログスイッ
チ３に、第２図のスイッチを用いたとする。第１図の例
は、電荷を容量を用いて取シ扱うため、低インピーダン
スとは考えられないので、第２図のアナログ・スイッチ
を用いると補償が片側のみに行なわれることになシ、そ
の結果特性劣化を生ずる。
本発明の目的は、かかる欠点を解決し、特性の優れた相
補型ＭＯＳアナログ・スイッチを有する集積回路装置を
提供することにある。
補型ＭＯＳアナログ・スイッチを有する集積回路装置を
提供することにある。
本発明は、相補型ＭＯＳアナログ・スイッチを備えた集
積回路装置において、前記相補ｆｉＭＯ８・アナログ・
スイッチの制御端子と並列に第１及び第２の相補型ＭＯ
８）ランジスタを設け、前記第１、第２の相補型ＭＯＳ
トランジスタはそれぞれソース電極とドレイン電極とを
互いに短絡していることを特徴とする集積回路装置にあ
る。
積回路装置において、前記相補ｆｉＭＯ８・アナログ・
スイッチの制御端子と並列に第１及び第２の相補型ＭＯ
８）ランジスタを設け、前記第１、第２の相補型ＭＯＳ
トランジスタはそれぞれソース電極とドレイン電極とを
互いに短絡していることを特徴とする集積回路装置にあ
る。
本発明によれば、アナログ・デジタル変換器やデジタル
・アナログ変換器の特性改善を計ること・ができる。
・アナログ変換器の特性改善を計ること・ができる。
以下図面を参照しながら本発明の実施例を詳細に説明す
る。
る。
第３図は本発明の実施例の集積回路のアナログ・スイッ
チを示す回路図である。従来用いられていた第２図のス
イッチとの主な相異点は、補償型のＰチャネルＭＯＳト
ランジスタ２９、ＮチャネルＭＯＳトランジスタ３０を
入力端子２１とＭＯＳアナログ・スイッチを構成するＭ
ＯＳトランジスタ２５．２６との間に挿入されているこ
とである。
チを示す回路図である。従来用いられていた第２図のス
イッチとの主な相異点は、補償型のＰチャネルＭＯＳト
ランジスタ２９、ＮチャネルＭＯＳトランジスタ３０を
入力端子２１とＭＯＳアナログ・スイッチを構成するＭ
ＯＳトランジスタ２５．２６との間に挿入されているこ
とである。
ＭＯＳアナログ拳スイッチ２５．２６と出力端子２２と
の間に挿入されている補償用ＭＯ８トランジスタ２７，
２８は、第２図と同じ構成である。
の間に挿入されている補償用ＭＯ８トランジスタ２７，
２８は、第２図と同じ構成である。
また、制御端子２３．２４は、第２図の制御端子１３．
１４に対応している。このように、入力端子２１と出力
端子２２の間に、ＭＯＳアナログ・スイッチ２５．２６
をおいて対称形とし、特性改善を計っている。
１４に対応している。このように、入力端子２１と出力
端子２２の間に、ＭＯＳアナログ・スイッチ２５．２６
をおいて対称形とし、特性改善を計っている。
第３図のアナログ・スイッチを、第１図の如き電荷再配
分型のアナログ・スイッチ３に適用しても、スイッチ構
造が対称形となっているため、アナログ・スイッチが導
通状態から非導通状態へ変化するときも、補償型ＭＯ８
？ランジスタがアナログ・スイッチの両側に存在するた
め、駆動インピーダンスによらず補償できる。
分型のアナログ・スイッチ３に適用しても、スイッチ構
造が対称形となっているため、アナログ・スイッチが導
通状態から非導通状態へ変化するときも、補償型ＭＯ８
？ランジスタがアナログ・スイッチの両側に存在するた
め、駆動インピーダンスによらず補償できる。
なお補償用ＭＯＳトランジスタ２７． ２８． ２９゜
３０の寸法は、それぞれＭＯＳアナログ・スイッチを構
成するＭＯＳトランジスタ２５．２６の約半分にするの
が好ましい。
３０の寸法は、それぞれＭＯＳアナログ・スイッチを構
成するＭＯＳトランジスタ２５．２６の約半分にするの
が好ましい。
以上のように、本発明によれば、第１の相補形ＭＯＳア
ナログ・スイッチの両端子に、それぞれソース電極とド
レイン電極とを短絡した第２および第３の相補型ＭＯＢ
アナログスイッチを接続し、前記第１の相補型ＭＯＳア
ナログスイッチの制御信号と逆相の制御信号で第２およ
び第３の相補型ＭＯＳアナログスイッチを駆動すること
ができるから、過渡雑音の補償が効果的に行なわれ、動
作特性の優れたＭＯＳアナログ・スイッチが実現できる
等の効果が得られる。
ナログ・スイッチの両端子に、それぞれソース電極とド
レイン電極とを短絡した第２および第３の相補型ＭＯＢ
アナログスイッチを接続し、前記第１の相補型ＭＯＳア
ナログスイッチの制御信号と逆相の制御信号で第２およ
び第３の相補型ＭＯＳアナログスイッチを駆動すること
ができるから、過渡雑音の補償が効果的に行なわれ、動
作特性の優れたＭＯＳアナログ・スイッチが実現できる
等の効果が得られる。
第１図は電荷再配分型アナログ・デジタル変換器の原理
の説明図、第２図は従来のＭＯＳアナログ晩イツイツチ
路図、第３図は本発明の実施例の集積回路装置のアナロ
グ・スイッチを示す回路図である。同図において、 １．１４，２１・・・・・・入力端子、２． １２．
２２・・・・・・出力端子、３・・・・・・アナログ・
スイッチ、４・・・・・・第１の容量、訃・・・・・第
２の容量、１３，１４゜２３．２４・・・・・・制御端
子、１５． １８． ２５．２＆３０・・・、・・・Ｎ
チャネルＭＯ８）ランジスタ、１６゜１７、 ２６．
２７． ２９・・・・・・ＰチャネルＭＯ８）ランジス
タ。
の説明図、第２図は従来のＭＯＳアナログ晩イツイツチ
路図、第３図は本発明の実施例の集積回路装置のアナロ
グ・スイッチを示す回路図である。同図において、 １．１４，２１・・・・・・入力端子、２． １２．
２２・・・・・・出力端子、３・・・・・・アナログ・
スイッチ、４・・・・・・第１の容量、訃・・・・・第
２の容量、１３，１４゜２３．２４・・・・・・制御端
子、１５． １８． ２５．２＆３０・・・、・・・Ｎ
チャネルＭＯ８）ランジスタ、１６゜１７、 ２６．
２７． ２９・・・・・・ＰチャネルＭＯ８）ランジス
タ。
Claims (1)
- 相補型ＭＯＳアナログ・スイッチを備えた集積回路装置
において、前記相補型ＭＯ８アナログ・スイッチの制御
端子と並列に第１及び第２の相補型ＭＯＳトランジスタ
を設け、前記第１、第２の相補型ＭＯ８）ランジスタは
それぞれソース電極とドレイン電極とを互いに短絡して
いることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165440A JPS6057723A (ja) | 1983-09-08 | 1983-09-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165440A JPS6057723A (ja) | 1983-09-08 | 1983-09-08 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057723A true JPS6057723A (ja) | 1985-04-03 |
| JPH0334695B2 JPH0334695B2 (ja) | 1991-05-23 |
Family
ID=15812469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165440A Granted JPS6057723A (ja) | 1983-09-08 | 1983-09-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057723A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
| EA026652B1 (ru) * | 2009-08-20 | 2017-05-31 | Оффичине Маккаферри С.П.А. | Промышленная установка для изготовления конструкции для покрытия почвы и способ для изготовления конструкции для покрытия почвы |
-
1983
- 1983-09-08 JP JP58165440A patent/JPS6057723A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
| EA026652B1 (ru) * | 2009-08-20 | 2017-05-31 | Оффичине Маккаферри С.П.А. | Промышленная установка для изготовления конструкции для покрытия почвы и способ для изготовления конструкции для покрытия почвы |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334695B2 (ja) | 1991-05-23 |
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