JPH0334695B2 - - Google Patents
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- Publication number
- JPH0334695B2 JPH0334695B2 JP58165440A JP16544083A JPH0334695B2 JP H0334695 B2 JPH0334695 B2 JP H0334695B2 JP 58165440 A JP58165440 A JP 58165440A JP 16544083 A JP16544083 A JP 16544083A JP H0334695 B2 JPH0334695 B2 JP H0334695B2
- Authority
- JP
- Japan
- Prior art keywords
- analog switch
- analog
- mos
- switch
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置に係り、特に相補型メタ
ル・オキサイド・セミコンダクタ（MOS）形ア
ナログ・スイツチにより生ずる過渡雑音を補償す
る回路に関する。
ル・オキサイド・セミコンダクタ（MOS）形ア
ナログ・スイツチにより生ずる過渡雑音を補償す
る回路に関する。
近年、デジタル技術の長足の進歩がめざましい
が、特に従来アナログ量として信号処理していた
分野のデジタル信号処理化が進められている。デ
ジタル信号処理では、アナログ信号処理と異な
り、情報が誤る確率を小さくできる。また情報の
伝送も容易である。
が、特に従来アナログ量として信号処理していた
分野のデジタル信号処理化が進められている。デ
ジタル信号処理では、アナログ信号処理と異な
り、情報が誤る確率を小さくできる。また情報の
伝送も容易である。
一般に、アナログ量からデジタル量への変換は
アナログ・デジタル変換器で行なわれる。このア
ナログ・デジタル変換器は、従来バイボーラ技術
で実現したものが多かつた。しかしながら、
MOSアナログ回路技術の発展は、アナログ・デ
ジタル変換器やデジタル・アナログ変換器の高密
度集積回路（LSI）化を容易とした。この
MOSLSI化に好適なアナログ・デジタル変換器
として、電荷再配分型回路があり、この電荷再配
分型回路は容量群とアナログスイツチと基準電圧
源とから構成される。
アナログ・デジタル変換器で行なわれる。このア
ナログ・デジタル変換器は、従来バイボーラ技術
で実現したものが多かつた。しかしながら、
MOSアナログ回路技術の発展は、アナログ・デ
ジタル変換器やデジタル・アナログ変換器の高密
度集積回路（LSI）化を容易とした。この
MOSLSI化に好適なアナログ・デジタル変換器
として、電荷再配分型回路があり、この電荷再配
分型回路は容量群とアナログスイツチと基準電圧
源とから構成される。
第１図は電荷再配分型のアナログ・デジタル変
換器の原理の構成図である。同図において、本変
換器は、入力端子１と出力端子２との間、アナロ
グ・スイツチ３で接続されている。ここで、第１
の容量４および第２の容量５は同じ容量値Ｃを持
つ。
換器の原理の構成図である。同図において、本変
換器は、入力端子１と出力端子２との間、アナロ
グ・スイツチ３で接続されている。ここで、第１
の容量４および第２の容量５は同じ容量値Ｃを持
つ。
しかし、第１の容量４と第２の容量５は、必ず
しも同じ容量値である必要はない。
しも同じ容量値である必要はない。
さて、第１図において、入力端子１に基準電圧
Ｖを印加し、次に、この基準電圧Ｖを入力端子１
から切り離す。その後、アナログ・スイツチ３を
導通させる。第１の容量４に蓄積されていた電荷
は、アナログ・スイツチ３を通して移動し、第１
の容量４と第２の容量５により再配分される。第
１の容量４と第２の容量５との容量値は同一であ
るから、出力端子２には基準電圧Ｖの半分の電圧
が得られる。この半分の基準電圧の取り出しは、
アナログ・スイツチ３の導通時抵抗と第１、第２
の容量４，５とから決定される時定数を考えて行
うべきであろう。
Ｖを印加し、次に、この基準電圧Ｖを入力端子１
から切り離す。その後、アナログ・スイツチ３を
導通させる。第１の容量４に蓄積されていた電荷
は、アナログ・スイツチ３を通して移動し、第１
の容量４と第２の容量５により再配分される。第
１の容量４と第２の容量５との容量値は同一であ
るから、出力端子２には基準電圧Ｖの半分の電圧
が得られる。この半分の基準電圧の取り出しは、
アナログ・スイツチ３の導通時抵抗と第１、第２
の容量４，５とから決定される時定数を考えて行
うべきであろう。
第１図の構成で1/4の基準電圧Ｖを作成するの
は、以下の手順で行なえる。
は、以下の手順で行なえる。
まず、1/2の基準電圧Ｖを作成後、アナログ・
スイツチ３を非導通とする。次に、第１の容量４
の電荷を放電する。放電方法としては、入力端子
１を例えば接地すればよい。第１の容量４の放電
完了後、入力端子１を開放する。この状態で、ア
ナログ・スイツチ３を導通する。第２の容量５の
電荷は、アナログ・スイツチ３を介して再配分さ
れる。再配分完了後、出力端子２から1/4の基準
電圧が得られる。
スイツチ３を非導通とする。次に、第１の容量４
の電荷を放電する。放電方法としては、入力端子
１を例えば接地すればよい。第１の容量４の放電
完了後、入力端子１を開放する。この状態で、ア
ナログ・スイツチ３を導通する。第２の容量５の
電荷は、アナログ・スイツチ３を介して再配分さ
れる。再配分完了後、出力端子２から1/4の基準
電圧が得られる。
以上、電荷再配分の動作原理について説明した
が、このアナログ・スイツチ３を実現するため
に、相補形MOSアナログスイツチを使用する。
が、このアナログ・スイツチ３を実現するため
に、相補形MOSアナログスイツチを使用する。
第２図は従来の相補形MOSアナログスイツチ
を示す回路図である。同図において、本スイツチ
は、入力端子１１と出力端子１２との間を相補型
MOSトランジスタ（ＮチヤネルMOSトランジス
タ１５とＰチヤネルMOSトランジスタ１６）等
で実現した例である。ここで、ソース電極とドレ
イン電極とを互いに接続したＮチヤネルMOSト
ランジスタ１８とＰチヤネルMOSトランジスタ
１７とは、MOSアナログ・スイツチの過渡雑音
を補償するために設けている。第１の制御端子１
３および第２の制御端子１４は互に逆相で制御さ
れる。MOSアナログ・スイツチを導通状態とす
るには、第１の制御端子１３を負電源、第２の制
御端子１４を正電源とすればよい。非導通状態と
するのは、第１の制御端子１３を正電源、第２の
制御端子１４を負電源とすればよい。
を示す回路図である。同図において、本スイツチ
は、入力端子１１と出力端子１２との間を相補型
MOSトランジスタ（ＮチヤネルMOSトランジス
タ１５とＰチヤネルMOSトランジスタ１６）等
で実現した例である。ここで、ソース電極とドレ
イン電極とを互いに接続したＮチヤネルMOSト
ランジスタ１８とＰチヤネルMOSトランジスタ
１７とは、MOSアナログ・スイツチの過渡雑音
を補償するために設けている。第１の制御端子１
３および第２の制御端子１４は互に逆相で制御さ
れる。MOSアナログ・スイツチを導通状態とす
るには、第１の制御端子１３を負電源、第２の制
御端子１４を正電源とすればよい。非導通状態と
するのは、第１の制御端子１３を正電源、第２の
制御端子１４を負電源とすればよい。
ところで、MOSトランジスタ１７，１８は一
般の回路では不要と考えられている。これは、ア
ナログ・スイツチを介して電荷の再配分を行なわ
ない回路では不要である。例えば、アナログスイ
ツチをトランスミツシヨン・ゲートとなし、論理
レベル信号を取り扱うときである。
般の回路では不要と考えられている。これは、ア
ナログ・スイツチを介して電荷の再配分を行なわ
ない回路では不要である。例えば、アナログスイ
ツチをトランスミツシヨン・ゲートとなし、論理
レベル信号を取り扱うときである。
しかしながら、アナログ・スイツチをサンプ
ル・ホールド回路に利用するときはMOSトラン
ジスタ１７，１８は必要となる。サンプル・モー
ドの時は、アナログ・スイツチは導通状態であ
り、ホールド・モードではアナログ・スイツチは
非導通状態となる。アナログ・スイツチが導通状
態から非導通状態となるときに過渡雑音が生じ、
ホールドすべき電荷に誤差が生ずる。この誤差を
補償するためにMOSトランジスタ１７，１８を
追加している。これらMOSトランジスタ１７，
１８の寸法は、MOSトランジスタ１５，１６の
寸法の半分とすると、補償上好ましい。
ル・ホールド回路に利用するときはMOSトラン
ジスタ１７，１８は必要となる。サンプル・モー
ドの時は、アナログ・スイツチは導通状態であ
り、ホールド・モードではアナログ・スイツチは
非導通状態となる。アナログ・スイツチが導通状
態から非導通状態となるときに過渡雑音が生じ、
ホールドすべき電荷に誤差が生ずる。この誤差を
補償するためにMOSトランジスタ１７，１８を
追加している。これらMOSトランジスタ１７，
１８の寸法は、MOSトランジスタ１５，１６の
寸法の半分とすると、補償上好ましい。
第２図のアナログ・スイツチは、サンプル・ホ
ールド回路等では適している。これは、入力端子
１１への駆動が通常低インピーダンスでされる点
と、ホールド電荷への補償だけでよいからであ
る。
ールド回路等では適している。これは、入力端子
１１への駆動が通常低インピーダンスでされる点
と、ホールド電荷への補償だけでよいからであ
る。
電荷再配分型に使用するアナログ・スイツチと
して、第２図は欠点を有する。例えば、第１図の
アナログスイツチ３に、第２図のスイツチを用い
たとする。第１図の例は、電荷を容量を用いて取
り扱うため、低インピーダンスとは考えられない
ので、第２図のアナログ・スイツチを用いると補
償が片側のみに行なわれることになり、その結果
特性劣化を生ずる。
して、第２図は欠点を有する。例えば、第１図の
アナログスイツチ３に、第２図のスイツチを用い
たとする。第１図の例は、電荷を容量を用いて取
り扱うため、低インピーダンスとは考えられない
ので、第２図のアナログ・スイツチを用いると補
償が片側のみに行なわれることになり、その結果
特性劣化を生ずる。
本発明の目的は、かかる欠点を解決し、特性の
優れた相補型MOSアナログ・スイツチを有する
集積回路装置を提供することにある。
優れた相補型MOSアナログ・スイツチを有する
集積回路装置を提供することにある。
本発明の集積回路装置の構成は、入力端子と出
力端子との間に、制御信号とこの制御信号の逆相
信号とで制御される第１のアナログ・スイツチを
設け、前記入力端子と前記第１のアナログ・スイ
ツチとの間に第２のアナログ・スイツチを介在さ
せ、前記第１のアナログ・スイツチと前記出力端
子との間に第３のアナログ・スイツチを介在さ
せ、前記第２、第３のアナログ・スイツチは前記
制御信号と前記逆相信号とで制御され、前記第１
のアナログ・スイツチを構成する相補型MOSト
ランジスタは、前記第２、第３のアナログ・スイ
ツチを構成する相補型MOSトランジスタと逆極
性で配置され、前記第２、第３のアナログ・スイ
ツチのドレイン電極とソース電極とが短絡してい
ることを特徴とする。
力端子との間に、制御信号とこの制御信号の逆相
信号とで制御される第１のアナログ・スイツチを
設け、前記入力端子と前記第１のアナログ・スイ
ツチとの間に第２のアナログ・スイツチを介在さ
せ、前記第１のアナログ・スイツチと前記出力端
子との間に第３のアナログ・スイツチを介在さ
せ、前記第２、第３のアナログ・スイツチは前記
制御信号と前記逆相信号とで制御され、前記第１
のアナログ・スイツチを構成する相補型MOSト
ランジスタは、前記第２、第３のアナログ・スイ
ツチを構成する相補型MOSトランジスタと逆極
性で配置され、前記第２、第３のアナログ・スイ
ツチのドレイン電極とソース電極とが短絡してい
ることを特徴とする。
本発明によれば、アナログ・デジタル変換器や
デジタル・アナログ変換器の特性改善を計ること
ができる。
デジタル・アナログ変換器の特性改善を計ること
ができる。
以下図面を参照しながら本発明の実施例を詳細
に説明する。
に説明する。
第３図は本発明の実施例の集積回路のアナロ
グ・スイツチを示す回路図である。従来用いられ
ていた第２図のスイツチとの主な相異点は、補償
型のＰチヤネルMOSトランジスタ２９、Ｎチヤ
ネルMOSトランジスタ３０を入力端子２１と
MOSアナログ・スイツチを構成するMOSトラン
ジスタ２５，２６との間に挿入されていることで
ある。MOSアナログ・スイツチ２５，２６と出
力端子２２との間に挿入されている補償用MOS
トランジスタ２７，２８は、第２図と同じ構成で
ある。また、制御端子２３，２４は、第２図の制
御端子１３，１４に対応している。このように、
入力端子２１と出力端子２２の間に、MOSアナ
ログ・スイツチ２５，２６をおいて対称形とし、
特性改善を計つている。
グ・スイツチを示す回路図である。従来用いられ
ていた第２図のスイツチとの主な相異点は、補償
型のＰチヤネルMOSトランジスタ２９、Ｎチヤ
ネルMOSトランジスタ３０を入力端子２１と
MOSアナログ・スイツチを構成するMOSトラン
ジスタ２５，２６との間に挿入されていることで
ある。MOSアナログ・スイツチ２５，２６と出
力端子２２との間に挿入されている補償用MOS
トランジスタ２７，２８は、第２図と同じ構成で
ある。また、制御端子２３，２４は、第２図の制
御端子１３，１４に対応している。このように、
入力端子２１と出力端子２２の間に、MOSアナ
ログ・スイツチ２５，２６をおいて対称形とし、
特性改善を計つている。
第３図のアナログ・スイツチを、第１図の如き
電荷再配分型のアナログ・スイツチ３に適用して
も、スイツチ構造が対称形となつているため、ア
ナログ・スイツチが導通状態から非導通状態へ変
化するときも、補償型MOSトランジスタがアナ
ログ・スイツチの両側に存在するため、駆動イン
ピーダンスによらず補償できる。
電荷再配分型のアナログ・スイツチ３に適用して
も、スイツチ構造が対称形となつているため、ア
ナログ・スイツチが導通状態から非導通状態へ変
化するときも、補償型MOSトランジスタがアナ
ログ・スイツチの両側に存在するため、駆動イン
ピーダンスによらず補償できる。
なお補償用MOSトランジスタ２７，２８，２
９，３０の寸法は、それぞれMOSアナログ・ス
イツチを構成するMOSトランジスタ２５，２６
の約半分にするのが好ましい。
９，３０の寸法は、それぞれMOSアナログ・ス
イツチを構成するMOSトランジスタ２５，２６
の約半分にするのが好ましい。
以上のように、本発明によれば、第１の相補形
MOSアナログ・スイツチの両端子に、それぞれ
ソース電極とドレイン電極とを短絡した第２およ
び第３の相補型MOSアナログスイツチを接続し、
前記第１の相補型MOSアナログスイツチの制御
信号と逆相の制御信号で第２および第３の相補型
MOSアナログスイツチを駆動することができる
から、過渡雑音の補償が効果的に行なわれ、動作
特性の優れたMOSアナログ・スイツチが実現で
きる等の効果が得られる。
MOSアナログ・スイツチの両端子に、それぞれ
ソース電極とドレイン電極とを短絡した第２およ
び第３の相補型MOSアナログスイツチを接続し、
前記第１の相補型MOSアナログスイツチの制御
信号と逆相の制御信号で第２および第３の相補型
MOSアナログスイツチを駆動することができる
から、過渡雑音の補償が効果的に行なわれ、動作
特性の優れたMOSアナログ・スイツチが実現で
きる等の効果が得られる。
第１図は電荷再配分型アナログ・デジタル変換
器の原理の説明図、第２図は従来のMOSアナロ
グ・スイツチの回路図、第３図は本発明の実施例
の集積回路装置のアナログ・スイツチを示す回路
図である。尚図において、 １，１１，２１……入力端子、２，１２，２２
……出力端子、３……アナログ・スイツチ、４…
…第１の容量、５……第２の容量、１３，１４，
２３，２４……制御端子、１５，１８，２５，２
８，３０……ＮチヤネルMOSトランジスタ、１
６，１７，２６，２７，２９……Ｐチヤネル
MOSトランジスタ。
器の原理の説明図、第２図は従来のMOSアナロ
グ・スイツチの回路図、第３図は本発明の実施例
の集積回路装置のアナログ・スイツチを示す回路
図である。尚図において、 １，１１，２１……入力端子、２，１２，２２
……出力端子、３……アナログ・スイツチ、４…
…第１の容量、５……第２の容量、１３，１４，
２３，２４……制御端子、１５，１８，２５，２
８，３０……ＮチヤネルMOSトランジスタ、１
６，１７，２６，２７，２９……Ｐチヤネル
MOSトランジスタ。
Claims (1)
- １ 入力端子と出力端子との間に、制御信号とこ
の制御信号の逆相信号とで制御される第１のアナ
ログ・スイツチを設け、前記入力端子と前記第１
のアナログ・スイツチとの間に第２のアナログ・
スイツチを介在させ、前記第１のアナログ・スイ
ツチと前記出力端子との間に第３のアナログ・ス
イツチを介在させ、前記第２、第３のアナログ・
スイツチは前記制御信号と前記逆相信号とで制御
され、前記第１のアナログ・スイツチを構成する
相補型MOSトランジスタは、前記第２、第３の
アナログ・スイツチを構成する相補型MOSトラ
ンジスタと逆極性で配置され、前記第２、第３の
アナログ・スイツチのドレイン電極とソース電極
とが短絡していることを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165440A JPS6057723A (ja) | 1983-09-08 | 1983-09-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165440A JPS6057723A (ja) | 1983-09-08 | 1983-09-08 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057723A JPS6057723A (ja) | 1985-04-03 |
| JPH0334695B2 true JPH0334695B2 (ja) | 1991-05-23 |
Family
ID=15812469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165440A Granted JPS6057723A (ja) | 1983-09-08 | 1983-09-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057723A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662955B2 (ja) * | 1987-09-14 | 1997-10-15 | セイコーエプソン株式会社 | デジタル・アナログ変換回路 |
| IT1395322B1 (it) * | 2009-08-20 | 2012-09-14 | Maccaferri Spa Off | Struttura di rivestimento di terreni comprendente uno strato di geocomposito ed un elemento di rinforzo ad elevata resistenza meccanica, e impianto e procedimento di fabbricazione di tale struttura |
-
1983
- 1983-09-08 JP JP58165440A patent/JPS6057723A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057723A (ja) | 1985-04-03 |
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