JPS6058551B2

JPS6058551B2 - 集積回路メモリ装置

Info

Publication number: JPS6058551B2
Application number: JP59104583A
Authority: JP
Inventors: 広行吉本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-25
Filing date: 1984-05-25
Publication date: 1985-12-20
Also published as: JPS6018895A

Description

【発明の詳細な説明】本発明は信号処理方式に関し、主として半導体集積回
路装置化された半導体記憶装置（以下ＭＯＳＩＣメモリ
又は単にメモリと称す）を対象とする。

それらのメモリの内、ダイナミック・ランダム、アクセ
ス、メモリ（ＤＲＡＭ）の概要については、たとえば、
ＤＲＡＭにおける読み出し動作によるデータ線電位の低
下防止に関する特開昭５３−６６１３０中に示されてい
る。半導体集積回路（ＩＣ）における端子数はこのＩ
Ｃパッケージの大きさにより制限され、逆に端子数の制
限によりパッケージ内に構成される回路の種類と数とが
制限される。

ＭＯＳＩＣメモリでは実装密度を上げるため、パッケー
ジのピン（端子）数を少なくすることのできるアドレス
マルチフレックス方式（アドレス信号を時分割的に処理
することによりアドレス信号ピン数を半分にすることが
できる方式）が採用されている。この方式の概要を第１
図に示す説明する。図面において一点鎖線で囲まれた
部分２０がＩＣ内部に形成された部分であることを示す
。

ＩＣにはピンＰ、〜Ｐ、６が設けられている。ピンＰ、
〜Ｐ７には７本のアドレス信号へ〜へがそれぞれ印加さ
れる。ピンＰ、〜Ｐ、に印加されたアドレス信号はＩＣ
内部においてアドレス信号線（ＡＤＤＲＥＳＳＢＵＳ）
を介して一方は行アドレス記憶回路１（ＣＯＬＵＭＮＬ
ＡＴＣＨ）に、他方は列アドレス記憶回路２（ＲＯＷＬ
ＡＴＣＨ）にそれぞれ印加される。図中３は行選択デコ
ーダ（ＣＯＬＵＭＮＤＥＣＯＤＥＲ）であり、上記行ア
ドレス記憶回路１からのアドレス信号を受け、出力をセ
ンスアンプ７（ＳＥＮＳＥＡＭＰＳＩ／０ＧＡＴＩＮＧ
）に印加する。図中４は列選択デコーダ（ＲＯＷＤＥＣ
ＯＤＥＲ）であり上記列アドレス記憶回路２の出力を受
ける。

この列選択デコーダ４と上記センスアンプ７はメモリセ
ルアレー８（ＳＴＯＲＡＧＥＡＲＲＥＹ）に接続されて
いる。

行選択デコーダ３の出力がセンスアンプ７を介してメモ
リセル８に印加され、所定の行が選択される。また、列
選択デコーダ４の出力によつてメモリセル８の所定の番
地が選択される。さらに、上記センスアンプ７を介して
、メモリセル８への書き込み又はメモリセル８からの読
み出しが行われる。図中５は行回路制御クロック発生器
（ＣＡＳＣｌＯＣＫＧＥＮＥＲＡＴＯＲ）であり、ピン
Ｐｌ５の外部からの駆動信号ｄ否によつて駆動される。
このクロック発生器５から生じた信号（ＥＮＡＢＬＥ）
によつて上記行アドレス記憶回路１及び行選択デコーダ
３並びに後述する出力回路９（０ＵＴＰＵＴＬＡＴＣＨ
ＡＮＤＢＵＦＦＥＲ）を起動するものである。

なお、このクロック発生器５から出力回路９に印加され
る禁止信号（ＤｌＳ，ＡＢＬＥ）は書き込み時に出力回
路の動作を停止させるものである。

また、図中６は列回路制御クロック発生器（ＲＡＳＣｌ
ＯＣＫＧＥＮＥＲＡＴＯＲ）であり、ピンＰｌ４の外部
からの駆動信号巧砦により駆動される。

このクロック発生器６から生じた信号（ＥＮＡＢＬＥ）
によつて列アドレス記憶回路２及び列選択デコーダ４を
起動する。図中１１は読み出し、書き込み制御回路であ
り、外部からの駆動信号ＷＶによつて駆動され、書き込
み時にはＷ■＝低レベルとすることにょって入力回路（
ＤＡＴＡＩＮ．ｓＬＡＴＣＨ）を駆動し、ピンＰ９の外
部からのデータＤｌＮをセンスアンプ７に送出し、読み
出し時にはＷＫ＝高レベルとすることによつて入力回路
１０の動作を停止させ、センスアンプ７の信号を出力回
路９に印加させ、ピンＰｌ６からＤＯｕｔとして読み出
すようにするものである。なお、ピンＰｌＯには負電源
ＶＢＢ．．Ｐｌｌには正電源Ｖ。Ｏ．．Ｐｌ２にはＴＴ
Ｌ（トランジスタ・トランジスタロジック）レベル電源
ＶＣＣ，ｓＰｌ３にはＧＮＤ電位がそれぞれ接続される
ものである。以上構成のメモリの動作は次の通りである
。第２図は、上記回路の概略動作を説明するためのタイ
ミングチャートである。先ず列選択ストローブ信号巧否
の立下りの低レベル（■ｏし）によつて、列選択信号ク
ロック発．−生器６がスタートし、列アドレス記憶回路
２と列選択デコーダ４を駆動する。

このため、アドレス信号Ａ。−Ａ６の信号状態によりメ
モリセル８内のいずれの列が選択される（期間ｔ１〜Ｔ
２の間）。次に、上記列ストローブ信号？否より十分遅
れて・行ストローブ信号０ｑ８Ｖ０しレベルにすると、
行回路制御用クロック発生器５がスタートし、行アドレ
ス記憶１、行選択デコーダ３を駆動する。このため、ア
ドレス信号〜〜〜の状態によりメモリセルアレー８内の
いずれかの行が選択される（期間Ｔ２〜Ｔ３の間）。こ
れによりメモリセルアレー内の番地が確定する。従つて
、次に制御回路１１に印加される信号ＷＶを低レベルに
すれば、入力回路１０が動作し入力データＤ！Ｎをセン
スアンプ７を介して上記確定した番地に印加し書き込み
動作を行うことができ、又逆にＷＶを高レベルにすると
入力回路１０の動作が停止して、確定した番地の記憶内
容がセンスアンプ７に印加され、出力ノ回路９から記憶
内容をＤＯｕｔとして読み出すことができるものとなる
。なお、上記第２図に示したタイミングチャートにおけ
るＡｉ（以下アドレス信号ん〜Ａ６を総称してＡｉとす
る。）信号部の末印はＤＯｎ″Ｔｃａｒｅ部分（どのよ
うな信号状態であつてもよい部分）を示す。上記第１図
に示した回路は例えば１６Ｋビットメモリの容量を有す
る回路として用いられるが、かかる場合に必要なピン数
は図から明らかなように１６Ｋピンである。しかし、よ
り大容量のメモリにあつてはピン数がさらに増大するこ
とになるから、共用できるピンは共用し少しでもピン数
を減少させることが実装密度の向上の面からも望ましい
。したがつて本発明の目的とするところは大容量メモリ
のピン数を少なくしてパッケージを小型化し全体として
の実装密度の向上を図ることにある。

上記目的を達成するための本発明の一実施例は、アドレ
ス入力信号の変化を検出して、それにより内部のＲＡＳ
系及びＣＡＳ系クロック又はタイミング・パルスを生成
させることにより、外部からのタイミング・クロックを
不要とするものである。

第３Ａ図及び第３Ｂ図は本発明者が考えた例を示すブロ
ック線図とそのタイミングチャートである。

第３Ａ図に示すような例によれば、ＩＣ外部で形成され
た列ストローブ信号巧史を受ける遅延回路１２をＩＣ２
Ｏ内に設け、この出力を行ストローブ信号σ史として使
用するものである。

すなわち、第３Ｂ図に示すタイミングチャートのように
、列ストローブ信号？史のＶ。Ｌレベル時に列選択を行
い、この？史信号よりもＴ。の期間だけ遅延した信号を
Ｄｑとして用いてその低レベル時に行選択を行うもので
ある。このような実施例によると従来の回路に比してＡ
ｑ信号の入力ピン（第１図におけるピンＰｌ５）を省略
することができるものとなる。

第４Ａ図及び第４Ｂ図は本発明者が考えた例を示す回路
図及びそのタイミングチャートであり、上記第３Ａ図及
び第３Ｂ図の改良に係るものである。

すなわち、メモリを最高のスピードで使用する場合には
、可能な限り列アドレス群の次に速やかに行アドレス群
が来ることが望ましく、かかる場合には上記第３Ａ図及
び第３Ｂ図の如く褐占入力からａ？（内部発生パルス）
まで一定（第３Ｂ図の期間Ｔ。）でもよいが、何らかの
理由で行アドレス群を遅らせなければならない事情が生
じたときには上記第１の実施例では不都合である。した
がつて、第４Ａ図のブロック線図は、ピンＰｌ４からの
列アドレスストローブ？否とアドレス信号Ａ。が印加さ
れるピンＰ１から得られる特殊な信号とを２入力とする
行アドレスストローブＧ史発生回路１３をＩＣ内部に設
けて上記要請に適したストローブ信号ｕ？を得るものと
している。このときに必要なことは、上記特殊な信号は
アドレス信号Ａ。−Ａ６のいずれか１つを利用し、かつ
、アドレス信号レベルとは異つたレベルを有することが
必要である。このようにすれば、第４Ｂ図のタイミング
チャートに示すように、例えばアドレス信号群ん〜〜の
うち最初のアドレスＡ。

に特殊な信号（図中Ａｓ，の＃部分）を予め組み込んで
おくことにようて、巧史信号の■ｏしレベル時に行選択
を行い（期間Ｔ。−ｔ１の間）、それから所定の期間遅
らせてＡ５，の＃部分が到来した時に上記ｄ聾発生回路
１３により行ストローブ信号Ｇ？を発生させ、行選択を
行うことができる（期間ち〜Ｔ３の間）。したがつて、
上記アドレス信号群Ａ。−Ａ６のいずれか（例えはＡ。
）に便乗させる特殊な信号部（図中＃部分）の到来時間
を適宜の長さに設定することによつて所定の期間行選択
動作を遅延させることができる。この期間の設定はＩＣ
外部で自由にできる。したがつて、この実施例によれば
上記第３Ａ，Ｂ図のものの効果に加えて設計自由度が増
すという効果をも有する。ここで、上記特殊な信号とそ
の検出回路の一例について説明する。

第４Ｃ図が特殊な信号の一例を示すものであり、第４Ｄ
図及び第４Ｆ図はその信号の検出回路の一例を示すもの
である。

第４Ｃ図には、ＶＯＬまたはＶＯＨからＶｃｃを越えＶ
ＤＤレベルに立上る正パルスＡｓｌｌ（＃）と、ＶＯＬ
または■。

ＨからＧＮＤレベルを下まわりＶＢＢレベルに立下る負
パルスＡｓｉ２（＃）と、高インピーダンス（Ｈｉｇｈ
ｉｍｐｅｄａｎｃｅ）状態の信号Ａｓｉ３（＃）の３つ
の状態を示した。なお、図中＃部以外のＸ，Ｙ部分はア
ドレス信号群を表わすものでである。そして、上記特殊
な信号を決定するに当つては次の点に注意しなければな
らない。すなわち、アドレス入力Ａｉは通常ＴＴＬ（ト
ランジスタ●トランジスタ◆ロジック）レベルが多いの
で、この場合について考えると、ＴＴ′Ｌ出力の高レベ
ルＶＯＨと低レベルＶＯしは■Ｓｓ（ＧＮＤ＝０Ｖ）と
ＶＯ。

（約５Ｖ）の間に存し、メモリにおいてはこの他に■Ｄ
Ｄレベル（約１２■）と■ＢＢレベル（約−５■）の電
源が用いられるものてある。したがつて上記各電位の関
係は次式（１）のようになつている。このことから、特
殊な信号のレベルは通常のアドレス信号と区別する必要
があることと相まつて、■００レベルに立上る信号（Ａ
Ｓｉｌ（＃））、又は■ＢＢレベルに立下る信号（ＡＳ
ｉ２（＃）、若しくは高インピーダンスの信号でなけれ
ばならない。

かかる特殊な信号を検知する回路の一例として第４Ｄ図
又は第４Ｅ図に示すものが考えられる。ｊ第４Ｄ図は
Ａｓｉｌ又はＡＳｉ２の特殊な信号を検知することがで
きる回路であり、ＶＯ。電源とＶＢＢ電源との間に抵抗
Ｒ１と絶縁ゲート型電界効果トランジスタ（以下ＦＥＴ
と称す）Ｑ１を直列接続してなる。なお、この入力端に
印加される信号はアドレ門ス記憶回路１７にも印加され
ている。そして、この回路に第４Ｃ図のＡｓｉｌ信号が
印加されるときはＦＥＴＱｌはＰチャンネルＦＥＴとし
、Ａｓｉ２が印加されるときは、ＮチャンネルＦＥＴと
すればよい。かかる構成によれば、ＡｓＩｌの正パルス
が印加されｊるとＦＥＴＱｌはオフとなり、その出力Ａ
ＳｉはＶ。Ｏレベルになる。またＡｓｉ２の負パルスが
印加された場合も同様である。この出力ＡＳｉ（■０Ｄ
レベル）によつて、行ストローブ信号ｄ繋廃生回路を駆
動することができる。また、第４Ｅ図は上記Ａ３ｌ３の
状態を検出することができる回路であり、■ＤＤ電源と
ＶＢＢ電源との間に抵拍只２とＦＥＴＱ２を直列接続し
、かつ、上記ＦＥＴＱ２のゲートと電源ＶＢＢ間に抵抗
Ｒ３を接続する。

かかる回路によると、上記第４Ｃ図のＡＳＸ３信号が印
加された場合、その＃部分で高インピーダンス状態とな
るため、抵抗Ｒ３によつてＦＥＴＱ２のゲート電位がＶ
ＢＢ近くまで引き下げられ、ＦＥＴＱ２がオフとなりそ
の出力ＡＳｉはＶｃ．Ｏレベルとなる。したがつて所定
の検出ができる。第５Ａ図及び第５Ｂ図は本発明の実施
例を示すものである。

第５Ａ図は上記第４Ａ図の回路をさらに改良したもので
あり、アドレス信号と特殊な信号（＃）を有する信号Ａ
ｓｉを１つのアドレス用ピン（例えばアドレスＡ。

用ピン）を介してＩＣ内部に設けられた？？，Ｇ否発生
回路１４に印加するものである。この発生回路１４には
、上記第４Ｄ図に示したような負パルス検出回路と、遅
延回路が設けられている。第５Ｂ図は上記回路の動作説
明のためのタイミングチャートである。

同図に示すように、１本のアドレスピンに印加される信
号Ａｓｉの負パルス（例えはＶＢＢレベル）の到来時に
？？発生回路１４を駆動し、もつて列ストローブ信号巧
史を発生させる（期間ｔ１）。次に、上記信号発生回路
１４内に設けられた遅延回路により上記列ストローブ信
号褐ｑよりも遅延した行ストローブ信号ｄ匂を発生させ
る（期間Ｔ２）。これにより、期間ち〜Ｔ２の間で列選
択が、そして、期間ち〜Ｔ３の間て一行選択が行える。
このようにすれば、従来の方式に比べて、？返とＧ？の
２本のピンが省略できるものとなる。上記第５Ａ図及ひ
第５Ｂ図の実施例によれば、列ストローブ？？発生から
行ストローブｄ？発．生まての期間（第５Ｂ図中ｔ１〜
ちの間）は遅延回路の設計値に基づいて一定となる。

したがつて何らかの理由により行アドレス群を遅らせな
ければならない事情が生じたときには不都合である。こ
の点を改良したのが第６Ａ図及び第６Ｂ図に示す・実施
例のものてある。すなわち、第６Ａ図はアドレス信号視
と特殊な信号（＃）組合せた第１の信号Ａ１を例えばア
ドレス信号Ａ。

が印加されるピンＰ１を介して列ストローブ？？発生回
路１５に印加するとともに、他のアドレス信号Ａ１と特
殊な信号（＃）とを組合せた第２の信号ＡＳｉ″を他の
アドレス信号Ａ１のピンＰ２を介して行ストローブＤｑ
発生回路１６に印加するものとした。そして、上記信号
Ａｓ，，Ａｓｉ″に含まれる特殊な信号としては前述第
４Ｃ図に示した正パルス、負パルス又は高インピーダン
ス状態を利用するものであり、また、巧史，Ｇ？発生回
路には上記信号を検出する手）段（例えば第４Ｄ図，第
４Ｅ図に示したような回路）が設けられている。

第６Ｂ図は上記回路の動作説明のためのタイミングチャ
ートである。

なお、以下の動作説明ではＡｓ，，Ａｓｉ″の特殊な信
号として負パルスを用いた・場合を述べる。先ず、第１
の信号ＡＳｉが負パルスになると、この負パルスが印加
される？？発生回路が動作し、列ストローブ渇簡を発生
する。

この？？により所定の列選択がなされる（期間ｔ１〜Ｔ
２の間）。・次に第２の信号Ａｓ，″の負パルスが印加
されるとｄ史発生回路が動作し行ストローブｄ否を発生
する。この寛ｑにより所定の行選択がなされる（期間Ｔ
２〜Ｔ３の間）。かかる構成の実施例によれば上記第５
Ａ，Ｂ図に示した実施例の効果に加えて、第２の信号Ａ
Ｊの負パルスの到来期間を変えることによつて、列スト
ローブ巧？発生から行ストローブ乙？発生迄の期間を任
意に遅らせることができるため設計自由度が増すという
効果をも有する。第７図は、上記第６Ａ，Ｂ図に示した
信号処理方式を実際のメモリに適用した場合の具体的実
施例を示す回路図である。

図中一点鎖線で囲まれた部分２０がＩＣ内部であり、そ
の境界に存するＰ１〜Ｐｌ，が外付用ピンである。

ピンＰ１〜Ｐ７にはアドレス信号Ａ。−Ａ６が印加され
るのであるが、この実施例では特に、ピンＰ１にはアド
レス信号Ａ。＜５巧？発生用の特殊信号を組合せた信号
ＡＳｉを印加し、また、ピンＰ２にはアドレス信号Ａ１
とＧ？発生用の特殊信号とを組合せた信号Ａ５ｉ″を印
加するものとした。上記信号Ａ５，はピンＰ１を介して
？否棲出発生回路１５（巧史ＤＥＴＥＣＴＩＯＮＣＩＲ
ＣＵＩＴ）に印加され、その出力ＲＡＳは列回路制御ク
ロック発生器６（ＲＡＳＣＬＯＣＫＧＥＮＥＲＡＴＯＲ
）に印加される。一方、上記信号Ａ３，″はピンＰ２を
介して♂？検出発生回路１６（Ｑ占ＤＥ′ＩＥＣＴＩＯ
ＮＣＩＲＣＵＩＴ）に印加され、その出力ａ否は行回路
制御クロック発生器５（ＣＡＳＣＬＯＣＫＧＥＮＥＲＡ
ＴＯＲ）に印加される。また、アドレス信号Ａ。−Ａ６
はアドレス信号線（ＡＤＤＲＥＳＳＢＵＳ）を介して行
アドレス記憶回路１（ＣＯＬＵＭＮＬＡＴＣＨ）及び列
アドレス記憶回路２（ＲＯＷＬＡＴＣＨ）にそれぞれ印
加される。そして、この列アドレス記憶回路１は上記列
回路制御クロック発生器５の出力によつて駆動されると
ともに、出力を行選択デコーダｇ（ＣＯＬＵＭＮＤＥＣ
ＯＤＥＲ）に印加してなり、列アドレス記憶回路２は、
列回路制御クロック発生器６の出力によつて駆動される
とともに出力を列選択デコーダ４（ＲＯＷＤＥＣＯＤＥ
Ｒ）に印加してなる。８はメモリセルアレー（ＳＴＯＲ
ＡＧＥＡＲＲＡＹ）であり、上記列選択デコーダ４と行
選択デコーダ３によつて所定の番地のメモリセルガ選ば
れるものとなる。

さらに、１１は読み出し、書き込み制御回路てあり、制
御信号ＷＲと列回路制御クロック発生器５の出力に基づ
いて所定の信号を発生する。１０は書き込み回路（ＤＡ
ＴＡＩＮＬＡＴＣＨ）であり、上記回路１１の信号に基
づいてピンＰ９からのデータ（ＤＯＮ）をセンスアンプ
７（ＳＥＮＳＥＡＭＰＳＩ／０ＧＡＴＩＮＧ）を介して
メモリセルアレー８内の所定のメモリセルにデータを書
き込むものである。

９は出力回路（０ＵＴＰＵＴＬＡＴＣＨＡＮＤＢＵＦＦＥＲ）であり
、上記行回路制御クロック発生器５の出力によつて駆動
され、センスアンプ７を介して所定のメモリセルの記憶
データを出力ＤＯｕｔとして読み出すことができるもの
である。

なお、上記構成において、書き込み動作は、制御信号Ｗ
Ｅを低レベルにすることによつて制御回路１１から入力
回路に起動信号（ＳＴＲＯＢＥ）を与え、入力データＤ
ＩＮをセンスアンプ７を介してメモリセルアレー８内の
確定した番地に印加することによつて行われ（このとき
、出力回路９はクロック発生器５からの禁止信号（ＤＩ
ＳＡＢＬＥ）によつて動作停止となつている）、読み出
し動作は、制御信号ＷＨを高レベルにすることによつて
センスアンプ７と出力回路９を介してメモリセルの記憶
情報を出力ＤＯｕｔに取り出すことによつて行われる（
このとき、入力回路１０は制御回路１１の信号によつて
動作しないものとされている。また、ピンＰｌＯには負
電源ＶＢＢｌピンＰｌｌには正電源■ＤＤｌピンＰｌ２
にはＴＴＬレベル電源ＶＣＣｌピンＰｌ３はＧＮＤがそ
れぞれ印加されている。第８図は上記メモリの動作説明
のためのタイミングチャートである。

以下同図とともに動作を説明する。なお、以下の動作説
明ではアドレス信号んとＡ１に組合された特殊な信号と
して負パルスの場合を対象とする。先ずアドレス信号Ａ
。

印加用ピンＰ１に印加される信号Ａ９ｌが負パルスにな
ると？ｑ検出発生回路１５が動作し（期間ｔ１）、列ス
トローブ信号巧？を発生する（期間Ｔ２）。この？曽よ
りクロック発生器６が動作し、これによつて列アドレス
記憶回路２と列選択デコーダ４が起動し、メモリセルア
レー８内の所定の列が選択される（期間！〜Ｔ３の間）
。次にアドレス信号Ａ１印加用ピンＰ２に印加される信
号ＡＪが負パルスになるとｄ聾検出発生回路１６が動作
し（期間Ｔ３）、行ストローブ信号Ｑ史を発生する（期
間Ｔ４）。このＧ？によりクロック発生器５が動作し、
これによつて行アドレス記憶回路１と行選択デコーダ３
が起動し、メモリセルアレー８内の所定の行のメモリセ
ルが選択される（期間ζ〜Ｔ７の間）。このためメモリ
セルアレー内の番地が指定される。さらに、読み出し、
書き込み制御信号ＷＥを低レベルにすれば、入力回路１
０が動作し、入力信号ＤｌＮＣ゜ｌ゛又ぱ“Ｏ゛）をセ
ンスアンプ７を介して上記確定した番地に書き込むこと
がてきる（期間ζ〜Ｔ６の間）。また、上・記制御信号
ＷＲを高レベルのままにしておけば、出力回路９が動作
し、センスアンプ７を介して得られた指定番地のデータ
を読み出すことができる（期間ζ〜Ｔ７の間）。以上の
ように本発明によればＩＣの外付ピン数、を少なくする
ことができ、大容量メモリであつてもパッケージの小型
化実装密度の向上が図れるものとなる。

本発明はメモリに限らず、複数の外付ピンを有するＩＣ
に広く利用できるものである。

』図面の簡単な説明第１図は従来のＩＣメモリの一例を示すブロック線図、
第２図はそのタイミングチャート、第３Ａ図，第４Ａ図
はそれぞれ本発明者が考えた例を示すブロック線図、第
３Ａ図，第３Ｂ図，第４Ｂ図は上記例のタイミングチャ
ート、第４Ｃ図は上記例に用いられる特殊な信号の一例
を示す波形図、第４Ｄ図，第４Ｅ図は上記信号を検出す
る回路、第５Ａ図，第６Ａ図は、それぞれ本発明の一実
施例を示すブロック線図、第５Ｂ図，第６Ｂ図は上記実
施例のタイミングチャート、第７図は本発明の応用の一
例を示すブロック線図、第８図はそのタイミングチャー
トである。

１，２・・・アドレス記憶回路、３，４・・・デコーダ
、５，６・・・クロック発生器、７・・・センスアンプ
、８・・・メモリセルアレー、９・・・出力回路、１０
・・・入力回路、１１・・・制御回路、１２・・・遅延
回路、１３・・・Ｇ否発生回路、１４〜１６・・・スト
ローブ信号検出発生回路、１７・・・アドレスバッファ
、２０・・・ＩＣ内部、Ｑｌ，Ｑ２・・・ＦＥＴ．．Ｒ
ｌ〜Ｒ３・・・抵抗。

Claims

【特許請求の範囲】

１メモリセルアレーと、上記メモリセルアレーからア
ドレス信号に従つたメモリセルを選択する選択回路とを
有する集積回路メモリ装置において、上記選択回路は上
記メモリセルアレーからアドレス信号に従つて行を選択
する第１選択回路と列を選択する第２の選択回路とを有
し、アドレス信号の変化を検出する検出回路と、上記検
出回路の検出出力に応答して上記第１又は第２の選択回
路を動作せしめるタイミング信号を形成する発生回路と
が具備されていることを特徴とする集積回路メモリ装置
。