JPS6058570B2 - 薄膜パタ−ン形成方法 - Google Patents
薄膜パタ−ン形成方法Info
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- JPS6058570B2 JPS6058570B2 JP1514777A JP1514777A JPS6058570B2 JP S6058570 B2 JPS6058570 B2 JP S6058570B2 JP 1514777 A JP1514777 A JP 1514777A JP 1514777 A JP1514777 A JP 1514777A JP S6058570 B2 JPS6058570 B2 JP S6058570B2
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- Japan
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- thin film
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- film
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
本発明は、基板上に多層薄膜パターンを形成する場合
における表面の凹凸を平面化する方法に関するものであ
る。
における表面の凹凸を平面化する方法に関するものであ
る。
例えば、磁気バブル・メモリを作る場合、１チップ上
に複数個のマイナ・ループとメジャー・ループを形成し
、磁気バブルをループ相互間で転送させ、あるいはバブ
ルを発生、除去させることにより、高速アクセスを可能
にしている。
に複数個のマイナ・ループとメジャー・ループを形成し
、磁気バブルをループ相互間で転送させ、あるいはバブ
ルを発生、除去させることにより、高速アクセスを可能
にしている。
この場合、バブル転送パターンとしてＴＩＮＹＹシエプ
カン等のパターン、バブル検出器として磁気抵抗検出器
、発生器としてニユークリエイト方式の発生器、また消
去器として転送ゲートを用いてメジャー・ループからバ
ブル吸収器に導く手段等がそれぞれ用いられる。このう
ち、マイナ・ループとメジャー・ループを形成する転送
パターン（パーマロイ・パターン）と、バブルを発生、
消去したり、ループ間を転送させるゲート（導体パター
ン）とは、同一平面に配置できないので、導体パターン
層の上に絶縁層を介してパーマロイ・パターンの層を形
成する。また、パターンの形状を細くするほど、強力な
磁場を発生するが、製作上の限界から、普通３μｍ径の
バブルに対して２μｍ幅のパターンを使用する。しかし
、一般に多層の薄膜パターンを形成する場合、パターン
の凹凸が次の層に悪影響を及ぼす。
カン等のパターン、バブル検出器として磁気抵抗検出器
、発生器としてニユークリエイト方式の発生器、また消
去器として転送ゲートを用いてメジャー・ループからバ
ブル吸収器に導く手段等がそれぞれ用いられる。このう
ち、マイナ・ループとメジャー・ループを形成する転送
パターン（パーマロイ・パターン）と、バブルを発生、
消去したり、ループ間を転送させるゲート（導体パター
ン）とは、同一平面に配置できないので、導体パターン
層の上に絶縁層を介してパーマロイ・パターンの層を形
成する。また、パターンの形状を細くするほど、強力な
磁場を発生するが、製作上の限界から、普通３μｍ径の
バブルに対して２μｍ幅のパターンを使用する。しかし
、一般に多層の薄膜パターンを形成する場合、パターン
の凹凸が次の層に悪影響を及ぼす。
すなわち、隣接する層に段差が生することにより、ファ
イン・パターンが形成されず、極端な場合にはパターン
が切断される。また、段差が生ずることにより、磁化力
が弱められて、回転磁界が効率よく伝達されず、バブル
の転送に大きな外部磁界が必要となる。この場合、ファ
イン・パターンを形成し、しかも磁化力を強くするため
には、層間の距離を短縮しなければならないが、発生、
消去および転送のために大電流を流す場合には、導体パ
ターンを厚くするとともに、絶縁膜も厚くする必要があ
る。したがつて、基板上に多層パターンを形成する場合
、下層パターン面を平面化すれば、上層パターン形成時
に、レジスト膜厚の不均一や段差によるパターンの切断
等を防ぐことができ、微細パターン形成の歩留り向上、
および素子の性能向上を図ることができる。
イン・パターンが形成されず、極端な場合にはパターン
が切断される。また、段差が生ずることにより、磁化力
が弱められて、回転磁界が効率よく伝達されず、バブル
の転送に大きな外部磁界が必要となる。この場合、ファ
イン・パターンを形成し、しかも磁化力を強くするため
には、層間の距離を短縮しなければならないが、発生、
消去および転送のために大電流を流す場合には、導体パ
ターンを厚くするとともに、絶縁膜も厚くする必要があ
る。したがつて、基板上に多層パターンを形成する場合
、下層パターン面を平面化すれば、上層パターン形成時
に、レジスト膜厚の不均一や段差によるパターンの切断
等を防ぐことができ、微細パターン形成の歩留り向上、
および素子の性能向上を図ることができる。
下層パターン面を平面化するため、従来、第１図ａに示
すように、基板Ｓｕｂの上に導体パターン用として膜厚
０．６μｍの材料（例えば金Ａｕ）を形成し、その上に
１．５μｍ厚のレジスト・パターンＲｅｓをのせ（第１
図ｂ参照）、イオン・ミリングした後（第１図ｃ参照）
、レジスト・パターンＲｅｓを残したままＳｉＯ２を０
．５μｍの厚さに低温スパッタリンク几（第１図ｄ参照
）、レジスト・パターンＲｅｓを除去することにより（
第１図ｅ参照）、平面化を実現したものがある（第７図
応用磁気学術講演会（１９７５年）５１Ａ−２資料を参
照）。
すように、基板Ｓｕｂの上に導体パターン用として膜厚
０．６μｍの材料（例えば金Ａｕ）を形成し、その上に
１．５μｍ厚のレジスト・パターンＲｅｓをのせ（第１
図ｂ参照）、イオン・ミリングした後（第１図ｃ参照）
、レジスト・パターンＲｅｓを残したままＳｉＯ２を０
．５μｍの厚さに低温スパッタリンク几（第１図ｄ参照
）、レジスト・パターンＲｅｓを除去することにより（
第１図ｅ参照）、平面化を実現したものがある（第７図
応用磁気学術講演会（１９７５年）５１Ａ−２資料を参
照）。
第１図ｅの平面上にＮｉ−Ｆｅ合金をのせて、上層のパ
ターン形成を行う。
ターン形成を行う。
しかし、通常、第１図ａ−ｅの方法でパターン形成する
ためには、レジスト膜厚をかなり厚くしないと歩留りが
悪く、そのため微細パターンに適用できない。
ためには、レジスト膜厚をかなり厚くしないと歩留りが
悪く、そのため微細パターンに適用できない。
また、レジストＲｅｓを残したままスパッタリングを行
うのてレジスト硬化を極力避ける必要があり、そのため
下層膜にイオン・ミリング時間が短くてすむようにＡｕ
を用い、さらにＳｉＯ２も低温スパッタリングにより行
つている。
うのてレジスト硬化を極力避ける必要があり、そのため
下層膜にイオン・ミリング時間が短くてすむようにＡｕ
を用い、さらにＳｉＯ２も低温スパッタリングにより行
つている。
一方、本発明者等は、絶縁膜としてＳｉＯ２のか．わり
にＳｌＯを導体パターンの上に蒸着する方法を先に提案
した。
にＳｌＯを導体パターンの上に蒸着する方法を先に提案
した。
すなわち、ＳｉＯ２では真空度が悪い（１０−２〜１０
−３Ｔ０ｒｒ）ため、スパッタ・プロセス以外は実用的
でなく、かつ散乱によりレジスト・パターンの側面に付
着する量が多いため、レジス．ト・パターンを厚くしな
いと実用できない。これに対してＳｌＯては、高真空度
（１０−ＱＯｒｒ）のため低温蒸着が可能であり、また
レジスト・パターンの側面に付着しないため、レジスト
が薄くてもリフト・オフが容易であり、微細パターンに
・適用てきる。しかし、リフト・オフ法を用いる以上、
レジスト硬化を避けるため、１層目の薄膜材料としてイ
オン●エッチ●レイトの速いもの（例えばＡｕ）を選択
し、またプレーナ化用材料（ＳｌＯ）を低温状態で生膜
する等の温度制限が存在する。
−３Ｔ０ｒｒ）ため、スパッタ・プロセス以外は実用的
でなく、かつ散乱によりレジスト・パターンの側面に付
着する量が多いため、レジス．ト・パターンを厚くしな
いと実用できない。これに対してＳｌＯては、高真空度
（１０−ＱＯｒｒ）のため低温蒸着が可能であり、また
レジスト・パターンの側面に付着しないため、レジスト
が薄くてもリフト・オフが容易であり、微細パターンに
・適用てきる。しかし、リフト・オフ法を用いる以上、
レジスト硬化を避けるため、１層目の薄膜材料としてイ
オン●エッチ●レイトの速いもの（例えばＡｕ）を選択
し、またプレーナ化用材料（ＳｌＯ）を低温状態で生膜
する等の温度制限が存在する。
本発明の目的は、基板上に多層パターンを形成する場合
、従来のリフト・オフによる平面化法に比ベレジスト・
パターンを薄くして、微細パターンの形成を可能とし、
かつ温度制限をなくして高温プロセスでもＳｉＯを蒸着
することができ、しかもＳｉＯの蒸着の際、マスクの側
面にＳｉＯが付着しないようにして歩留りの向上を図る
ことにある。
、従来のリフト・オフによる平面化法に比ベレジスト・
パターンを薄くして、微細パターンの形成を可能とし、
かつ温度制限をなくして高温プロセスでもＳｉＯを蒸着
することができ、しかもＳｉＯの蒸着の際、マスクの側
面にＳｉＯが付着しないようにして歩留りの向上を図る
ことにある。
ノ 本発明においては、パターン形成用材料（例えばＡ
１）の上に、該材料と選択エッチングでき、さらに互い
に選択エッチングが可能な２つの材料（例えばＣｕとＭ
Ｏ）を重ねて生膜し、同時にパターン形成した後、２つ
の材料のうちの１つ（Ｃｕ）の薄膜のみをサイド・エッ
チングすることにより、プレーナ化用材（ＳｉＯ）を生
膜する際、サイド・エッチされた空間で、多少のサイド
付着かあつても、凹部と一方の材料（ＭＯ）の上部とて
プレーナ化用材料（ＳｌＯ）を不連続にするとともに、
平面化を容易にし、また材料（ＭＯ）上のレジストをプ
レーナ化用材料（ＳｉＯ）生膜前に除去することにより
、プレーナ化用材料（ＳｉＯ）の高基板温度中での生膜
を可能にすることによつて、上記の目達を達成している
。
１）の上に、該材料と選択エッチングでき、さらに互い
に選択エッチングが可能な２つの材料（例えばＣｕとＭ
Ｏ）を重ねて生膜し、同時にパターン形成した後、２つ
の材料のうちの１つ（Ｃｕ）の薄膜のみをサイド・エッ
チングすることにより、プレーナ化用材（ＳｉＯ）を生
膜する際、サイド・エッチされた空間で、多少のサイド
付着かあつても、凹部と一方の材料（ＭＯ）の上部とて
プレーナ化用材料（ＳｌＯ）を不連続にするとともに、
平面化を容易にし、また材料（ＭＯ）上のレジストをプ
レーナ化用材料（ＳｉＯ）生膜前に除去することにより
、プレーナ化用材料（ＳｉＯ）の高基板温度中での生膜
を可能にすることによつて、上記の目達を達成している
。
以下、第２図により本発明の実施例を説明する。
先ず、第２図ａに示すように、基板ＳＵｂｌ例えばバブ
ル結晶の上にパターン形成用の第１の材料としてＮを蒸
着し、その上にダミー用の第２、第３の材料として、Ｃ
ｕ，．ＭＯを重ねて蒸着する。
ル結晶の上にパターン形成用の第１の材料としてＮを蒸
着し、その上にダミー用の第２、第３の材料として、Ｃ
ｕ，．ＭＯを重ねて蒸着する。
第１の材料と第２または第３の材料とは選択エッチング
が可能であり、また第２、第３の材料は互いに選択エッ
チングが可能な材料を使用する。蒸着する場合、真空容
器内に３つの材料Ａ１、ＣＵｌＭＯを並置して、タング
ステンのボルトを約３０００℃まて赤熱すると、先ずＡ
ｌが溶解し、続いてＣｕが溶解し、最後にＭＯが溶解し
て順次蒸着され、３層膜が生成されるので、工程は全く
増加せず、また仕上げもきれいにできる。さらに、蒸着
によつて生膜する各材料の膜厚は、各材料の比重を計測
することにより、高精度で制御できる。次に、第２図ｂ
に示すように、レジスト●パターンＲｅｓをのせる。
が可能であり、また第２、第３の材料は互いに選択エッ
チングが可能な材料を使用する。蒸着する場合、真空容
器内に３つの材料Ａ１、ＣＵｌＭＯを並置して、タング
ステンのボルトを約３０００℃まて赤熱すると、先ずＡ
ｌが溶解し、続いてＣｕが溶解し、最後にＭＯが溶解し
て順次蒸着され、３層膜が生成されるので、工程は全く
増加せず、また仕上げもきれいにできる。さらに、蒸着
によつて生膜する各材料の膜厚は、各材料の比重を計測
することにより、高精度で制御できる。次に、第２図ｂ
に示すように、レジスト●パターンＲｅｓをのせる。
すなわち、ＭＯ膜の上にレジストＲｅｓを塗布し、フォ
ト●プロセスによりパターンを形成する。次に、第２図
ｃに示すように、レジスト・パターンＲｅｓをマスクと
して、ＭＯＮＣｕ．．Ａｌに対してイオン・エッチング
法によりパターンを形成する。これは、アルゴン●イオ
ンのビームをＭＯｌＣｕ，．Ａｌの各膜に衝撃浸透させ
ることにより、レジスト・パターンＲｅｓと同一形状に
エッチングする。勿論、化学的な方法でエッチングする
こともできる。次に、第２図ｄに示すように、Ｃｕ薄膜
を常温の（ＮＦ［４）２Ｓ２０８＋Ｈ２Ｏ液でサイド・
エッチングして、ＭＯ．Ａｌの膜幅より細くする。
ト●プロセスによりパターンを形成する。次に、第２図
ｃに示すように、レジスト・パターンＲｅｓをマスクと
して、ＭＯＮＣｕ．．Ａｌに対してイオン・エッチング
法によりパターンを形成する。これは、アルゴン●イオ
ンのビームをＭＯｌＣｕ，．Ａｌの各膜に衝撃浸透させ
ることにより、レジスト・パターンＲｅｓと同一形状に
エッチングする。勿論、化学的な方法でエッチングする
こともできる。次に、第２図ｄに示すように、Ｃｕ薄膜
を常温の（ＮＦ［４）２Ｓ２０８＋Ｈ２Ｏ液でサイド・
エッチングして、ＭＯ．Ａｌの膜幅より細くする。
次に、第２図ｅに示すように、レジストＲｅｓを除去す
る。
る。
次に、第２図ｆに示すように、基板Ｓｕｄを１５０〜２
００℃に加熱し、ＭＯ．．Ｃｕ薄膜をマスクにしてＳｉ
ＯをＡｌの膜厚と同程度に蒸着し、生膜する。
００℃に加熱し、ＭＯ．．Ｃｕ薄膜をマスクにしてＳｉ
ＯをＡｌの膜厚と同程度に蒸着し、生膜する。
そして、Ｆｌ２ＳＯ４＋ＨＮＯ３＋Ｈ２Ｏ（１：１：３
）液でＣｕ．ＭＯを化学エッチングすることにより除去
する。または、（ＮＨ４）２Ｓ２０８＋Ｈ２Ｏ液を５０
〜６０℃に加熱して、Ｃｕ．．ＭＯをエッチングしても
よい。この場合、（ＮＨ４）２Ｓ２０４＋Ｈ２Ｏ液は、
常温ではＭＯを殆んどエッチング几ないが、５０〜６０
液Ｃに加熱することにより、ＭＯをエッチングすること
ができる。なお、ＣｕのかわりにＮｉ−Ｆｅを用い、Ｍ
ＯのかわりにＣｒを用いてもよく、その場合には、Ｎｉ
−Ｆｅのサイド・エッチング液として（ＮＨ４）２Ｓ２
０８＋Ｈ２Ｏを５０〜６００Ｃで用い、Ｎｊ−Ｆｅ．ｓ
Ｃｒのエッチング液としては、（ＮＦｌ４）２Ｓ２０８
＋Ｈ２Ｏ（５０〜６０℃）をＮ１に対して、またＨｃｌ
Ｏ４＋Ｃｅ（ＮＯ３）２・２ＮＨ４Ｎ０３＋Ｈ２ＯをＣ
ｒに対して用いる。
）液でＣｕ．ＭＯを化学エッチングすることにより除去
する。または、（ＮＨ４）２Ｓ２０８＋Ｈ２Ｏ液を５０
〜６０℃に加熱して、Ｃｕ．．ＭＯをエッチングしても
よい。この場合、（ＮＨ４）２Ｓ２０４＋Ｈ２Ｏ液は、
常温ではＭＯを殆んどエッチング几ないが、５０〜６０
液Ｃに加熱することにより、ＭＯをエッチングすること
ができる。なお、ＣｕのかわりにＮｉ−Ｆｅを用い、Ｍ
ＯのかわりにＣｒを用いてもよく、その場合には、Ｎｉ
−Ｆｅのサイド・エッチング液として（ＮＨ４）２Ｓ２
０８＋Ｈ２Ｏを５０〜６００Ｃで用い、Ｎｊ−Ｆｅ．ｓ
Ｃｒのエッチング液としては、（ＮＦｌ４）２Ｓ２０８
＋Ｈ２Ｏ（５０〜６０℃）をＮ１に対して、またＨｃｌ
Ｏ４＋Ｃｅ（ＮＯ３）２・２ＮＨ４Ｎ０３＋Ｈ２ＯをＣ
ｒに対して用いる。
このようにして、ＭＯ，．Ｃｕ膜が除去されることによ
り、ＭＯ膜上に生膜されているＳｌＯも除去されて、第
２図ｇに示すように、Ａ１膜とＳｉＯ膜が同一レベルと
なつて平面化される。この平面の上にＳｉＯを介して次
のパターン（例えば、パーマロイ・パターン）をのせれ
ば、表面に凹凸のない２層のパターンが形成される。以
上説明したように、本発明によれば、第２、第３の材料
（例えば、Ｃｕ．ＭＯ）を使うので、それだけ材料が余
分に必要であるが、レジストを除去し、レジストのかわ
りに第２、第３の材料をマスクとしてプレーナ化用材料
（ＳｌＯ）を蒸着するため基板加熱が可能となり、強い
密着力が得られる。
り、ＭＯ膜上に生膜されているＳｌＯも除去されて、第
２図ｇに示すように、Ａ１膜とＳｉＯ膜が同一レベルと
なつて平面化される。この平面の上にＳｉＯを介して次
のパターン（例えば、パーマロイ・パターン）をのせれ
ば、表面に凹凸のない２層のパターンが形成される。以
上説明したように、本発明によれば、第２、第３の材料
（例えば、Ｃｕ．ＭＯ）を使うので、それだけ材料が余
分に必要であるが、レジストを除去し、レジストのかわ
りに第２、第３の材料をマスクとしてプレーナ化用材料
（ＳｌＯ）を蒸着するため基板加熱が可能となり、強い
密着力が得られる。
また、第２、第３の材料を重ねて生膜した後、その上に
レジスト●パターンを形成するため、レジスト膜厚を薄
くすることができ、微細パターン形成に有利となる。そ
して、パターン形成後にレジストを使用しないので、１
層目のパターン形成用材料としてイオン・エッチ・レイ
トの速いものを用いる必要がなくなる。さらに、第２、
第３の材料の一方の膜をサイド・エッチングするととも
に、プレーナ化用材料としてＳｉＯを用いて高温蒸着す
るため、散乱によりサイドにＳｉＯが付着し難く、多少
のサイド付着があつても、ＳｉＯの膜を不連続にするか
ら、第２、第３の材料を容易にエッチングでき、歩留り
を向上できる。バブル・メモリのように、導体パターン
上にバブル駆動用パーマロイ膜を配置する場合、メジャ
ー●マイナ方式のチップは、転送ゲートの真上にメジャ
ー・ループが走るが、転送ゲートの１箇所でも凹凸が残
つていると、それによつてメジャー・ループの最小駆動
磁界が決定されてしまい、平面化の意味がなくなる。
レジスト●パターンを形成するため、レジスト膜厚を薄
くすることができ、微細パターン形成に有利となる。そ
して、パターン形成後にレジストを使用しないので、１
層目のパターン形成用材料としてイオン・エッチ・レイ
トの速いものを用いる必要がなくなる。さらに、第２、
第３の材料の一方の膜をサイド・エッチングするととも
に、プレーナ化用材料としてＳｉＯを用いて高温蒸着す
るため、散乱によりサイドにＳｉＯが付着し難く、多少
のサイド付着があつても、ＳｉＯの膜を不連続にするか
ら、第２、第３の材料を容易にエッチングでき、歩留り
を向上できる。バブル・メモリのように、導体パターン
上にバブル駆動用パーマロイ膜を配置する場合、メジャ
ー●マイナ方式のチップは、転送ゲートの真上にメジャ
ー・ループが走るが、転送ゲートの１箇所でも凹凸が残
つていると、それによつてメジャー・ループの最小駆動
磁界が決定されてしまい、平面化の意味がなくなる。
特に、メモリの容量が大きくなるに伴つて、段差部分も
増加するため、歩留りを１００％にする必要があるが、
本発明による方法は上記の場合にき・わめて有効である
。
増加するため、歩留りを１００％にする必要があるが、
本発明による方法は上記の場合にき・わめて有効である
。
第１図ａ−ｅは従来のリフト・オフ法による平面化のプ
ロセスを示す断面図、第２図ａ−ｇは本発明の一実施例
を示す平面化プロセスの断面図て・ある。 Ａｕ：金、ＭＯ：モリブデン、Ｃｕ：銅、Ａ１：アルミ
ニウム、Ｒｅｓ：レジスト（パターン）、ＳｉＯ，、Ｓ
ｉＯ：プレーナ化用材料。
ロセスを示す断面図、第２図ａ−ｇは本発明の一実施例
を示す平面化プロセスの断面図て・ある。 Ａｕ：金、ＭＯ：モリブデン、Ｃｕ：銅、Ａ１：アルミ
ニウム、Ｒｅｓ：レジスト（パターン）、ＳｉＯ，、Ｓ
ｉＯ：プレーナ化用材料。
Claims (1)
- １ 基板上にパターン形成用の第１の薄膜を形成し、該
薄膜上にレジスト・パターンを形成し、該レジスト・パ
ターンをマスクとして該第１の薄膜をエッチングし、該
レジスト・パターンを除去した後、絶縁材料を生膜して
第１層の表面を形成し、該表面上に別のパターン層を形
成する多層薄膜パターン形成方法において、該第１の薄
膜の上に、該第１の薄膜材料と選択エッチングが可能な
材料で第２の薄膜を、また該第１、第２の薄膜材料と選
択エッチングが可能な材料で第３の薄膜を、それぞれ重
ねて形成し、該第１、第２および第３の薄膜をエッチン
グ法によりパターン形成した後、該第２の薄膜のみを選
択的にサイド・エッチングしてから、レジストを除去し
、該第２、第３の薄膜材料と選択エッチングが可能な絶
縁材料を該第１の薄膜と同じ厚さに生膜して、第２、第
３の薄膜をエッチングにより除去することを特徴とする
薄膜パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1514777A JPS6058570B2 (ja) | 1977-02-15 | 1977-02-15 | 薄膜パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1514777A JPS6058570B2 (ja) | 1977-02-15 | 1977-02-15 | 薄膜パタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53100499A JPS53100499A (en) | 1978-09-01 |
| JPS6058570B2 true JPS6058570B2 (ja) | 1985-12-20 |
Family
ID=11880681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1514777A Expired JPS6058570B2 (ja) | 1977-02-15 | 1977-02-15 | 薄膜パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058570B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645771U (ja) * | 1992-11-30 | 1994-06-21 | ぺんてる株式会社 | ファスナ− |
-
1977
- 1977-02-15 JP JP1514777A patent/JPS6058570B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645771U (ja) * | 1992-11-30 | 1994-06-21 | ぺんてる株式会社 | ファスナ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53100499A (en) | 1978-09-01 |
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