JPS6058595B2 - シヨ−トエミツタ型サイリスタの製法 - Google Patents
シヨ−トエミツタ型サイリスタの製法Info
- Publication number
- JPS6058595B2 JPS6058595B2 JP50107956A JP10795675A JPS6058595B2 JP S6058595 B2 JPS6058595 B2 JP S6058595B2 JP 50107956 A JP50107956 A JP 50107956A JP 10795675 A JP10795675 A JP 10795675A JP S6058595 B2 JPS6058595 B2 JP S6058595B2
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Description
【発明の詳細な説明】
本発明は、ゲート点弧特性が改善されたショートエミッ
タ型サイリスタの製法に関する。
タ型サイリスタの製法に関する。
従来、第１図ａ−ｃに示すようなショートエミッタ型サ
イリスタの製法が提案されている。
イリスタの製法が提案されている。
この製法は、まず同図ａに示すように、シリコン基板に
アルミニウムなどのｐ型不純物を両面拡散した後、カソ
ード側表面１をその表面不純物濃度が約６．０×１０１
６ａｔｏｍｓＩｃｌｌになるまで化学エッチングにより
除去し、ついでその表面に約８．０μの均一な厚さでリ
ンの如きｎ型不純物を拡散することによりｐエミッタ層
ｐＥＮｎベース層ＮＢＮＰベース層ＰＢ）及びｎエミッ
タ層ＮＥの４層とこれらの間に生ずる３つのＰＮ接合Ｊ
、〜Ｊ３とを形成する。
アルミニウムなどのｐ型不純物を両面拡散した後、カソ
ード側表面１をその表面不純物濃度が約６．０×１０１
６ａｔｏｍｓＩｃｌｌになるまで化学エッチングにより
除去し、ついでその表面に約８．０μの均一な厚さでリ
ンの如きｎ型不純物を拡散することによりｐエミッタ層
ｐＥＮｎベース層ＮＢＮＰベース層ＰＢ）及びｎエミッ
タ層ＮＥの４層とこれらの間に生ずる３つのＰＮ接合Ｊ
、〜Ｊ３とを形成する。
さらに、第１図をに示すように、カソード側表面１をホ
トエッチングにより所定パターンにしたがつて選択的に
除去し、部分的に欠除した形のｎエミッタ層ＮＥ及びこ
れに隣接するｐベース層ＰＢを形成する。この場合、凹
部の底面における表面不純物濃度が約１．５×１０１？
ａｔｏｍｓ’ｄとなるようにエッチングがなされ、ｐベ
ース層内の平均抵抗が２、６となる。第１図ｃの工程に
おいては、電極形成が行われる。すなわち、アノード側
表面にはアノード電極４が取付けられるが、通常は、こ
れに先立つて、カソード側表面にＬ接合を短絡するカソ
ード電極３と、凹部底面のｐベース層にオーミック接触
するゲート電極５とが設けられる。ところで、上述した
ような従来の製法によると、ゲート電極５を接触すべき
凹部底面の不純物濃度が低いため、得られるサイリスタ
のゲート点弧電流が小さすぎるという問題がある。一般
に、サイリスタのゲート点弧電流は約１００７Ｔ１，Ａ
程度が望ましいとされているが、上記製法の場合、１０
〜３０７ｎＡ程度のゲート点弧電流になつてしまい、こ
のようにゲート点弧電流が小さいと、回路のノイズ等に
より容易に誤点弧が生じ、高温にてＤｖ／Ｄｔ耐量や耐
圧の低下を招きやすい。本発明は、土述した従来技術の
欠点を除去するためになされたものであつて、ゲート電
極接触部の表面不純物濃度を高くして無効電流を増加さ
せることによりゲート点弧感度を低下させたショートエ
ミッタ型サイリスタを簡単に製造する方法を提供するこ
とを目的とするものである。
トエッチングにより所定パターンにしたがつて選択的に
除去し、部分的に欠除した形のｎエミッタ層ＮＥ及びこ
れに隣接するｐベース層ＰＢを形成する。この場合、凹
部の底面における表面不純物濃度が約１．５×１０１？
ａｔｏｍｓ’ｄとなるようにエッチングがなされ、ｐベ
ース層内の平均抵抗が２、６となる。第１図ｃの工程に
おいては、電極形成が行われる。すなわち、アノード側
表面にはアノード電極４が取付けられるが、通常は、こ
れに先立つて、カソード側表面にＬ接合を短絡するカソ
ード電極３と、凹部底面のｐベース層にオーミック接触
するゲート電極５とが設けられる。ところで、上述した
ような従来の製法によると、ゲート電極５を接触すべき
凹部底面の不純物濃度が低いため、得られるサイリスタ
のゲート点弧電流が小さすぎるという問題がある。一般
に、サイリスタのゲート点弧電流は約１００７Ｔ１，Ａ
程度が望ましいとされているが、上記製法の場合、１０
〜３０７ｎＡ程度のゲート点弧電流になつてしまい、こ
のようにゲート点弧電流が小さいと、回路のノイズ等に
より容易に誤点弧が生じ、高温にてＤｖ／Ｄｔ耐量や耐
圧の低下を招きやすい。本発明は、土述した従来技術の
欠点を除去するためになされたものであつて、ゲート電
極接触部の表面不純物濃度を高くして無効電流を増加さ
せることによりゲート点弧感度を低下させたショートエ
ミッタ型サイリスタを簡単に製造する方法を提供するこ
とを目的とするものである。
本発明によると、拡散処理の回数を増加させることなく
ゲート電極接触部の表面不純物濃度を高い値にすること
ができる。
ゲート電極接触部の表面不純物濃度を高い値にすること
ができる。
すなわち、本発明は、カソード側の拡散ベース層表面に
ゲート電極接触部を残すように選択的にエミッタ層を形
成した後、このエミッタ層に選択エッチングを適用して
部分的に欠除した形のエミッタ層を定めるので、拡散処
理の回数は従来と同一であり、しかもゲート電極接触部
は短絡用カソード電極が接続されるエミッタ欠除部（凹
部）の底面より高い表面不純物濃度を維持することがで
きる。以下、実施例について本発明を詳述する。
ゲート電極接触部を残すように選択的にエミッタ層を形
成した後、このエミッタ層に選択エッチングを適用して
部分的に欠除した形のエミッタ層を定めるので、拡散処
理の回数は従来と同一であり、しかもゲート電極接触部
は短絡用カソード電極が接続されるエミッタ欠除部（凹
部）の底面より高い表面不純物濃度を維持することがで
きる。以下、実施例について本発明を詳述する。
第２図ａ−ｄは、本発明の一実施例に係るサイリスタの
製法を示すものである。
製法を示すものである。
まず、第２図ａに示すように、ｎ型シリコン基板の両面
にアルミニウムを両面拡散してｐベース層ＰＢ及びｐエ
ミッタ層ＰＥを形成し、これら層の間にｎベース層ＮＢ
を残存させる。
にアルミニウムを両面拡散してｐベース層ＰＢ及びｐエ
ミッタ層ＰＥを形成し、これら層の間にｎベース層ＮＢ
を残存させる。
これによつて２つのＰＮ接合Ｊｌ，Ｊ２が生ずる。アル
ミニウムの拡散は、両面の不純物濃度が約３．０刈０１
７ａｔ０ｍｓ１ｄになるよう均一に行う。しかる後、カ
ソード側表面１をカソード側エミッタ層を形成すべき位
置において選択エッチングにより８〜１０μの深さに部
分的に除去する。この場合、ゲート電極を接触させるべ
き部分が残される。次に、第２図ｂに示すように、エッ
チ面全面にリンを均一に拡散してｎエミッタ層ＮＥを８
μの厚さに形成する。
ミニウムの拡散は、両面の不純物濃度が約３．０刈０１
７ａｔ０ｍｓ１ｄになるよう均一に行う。しかる後、カ
ソード側表面１をカソード側エミッタ層を形成すべき位
置において選択エッチングにより８〜１０μの深さに部
分的に除去する。この場合、ゲート電極を接触させるべ
き部分が残される。次に、第２図ｂに示すように、エッ
チ面全面にリンを均一に拡散してｎエミッタ層ＮＥを８
μの厚さに形成する。
この後、第２図ｃに示すように、ホトエッチングにより
カソード側表面１を８〜１０μの深さに選択エッチする
ことにより、ｎエミッタ層力幼ソート側表面に部分的に
残存し、且つｐベース層に達する凹部により部分的に欠
除した形になるようにする。
カソード側表面１を８〜１０μの深さに選択エッチする
ことにより、ｎエミッタ層力幼ソート側表面に部分的に
残存し、且つｐベース層に達する凹部により部分的に欠
除した形になるようにする。
このエッチングは、カソード側表面に露呈するｐベース
層の凸部の表面不純物濃度が約５〜６×１０１６ａｔ０
ｍｓ１ｃｉ１凹部の底面不純物濃度が約１．５×１０１
６ａｔ０ｍｓ１ｃ１１になるように行われる。さらに、
第２図ｄに示すように、カソード側表面１に形成された
凹部内に露呈するエミッターベース間接合Ｊ３を短絡す
るカソード電極３及びｐベース層の凸部表面にオーミッ
ク接触するゲート電極５を周知の蒸着−ホトエッチング
技術などにより形成し、アノード側表面２にはアノード
電極４を固着する。このような本発明の方法によると、
ゲート電極接触部は従来のように凹部の底面でなく、従
来の約５倍の不純物濃度をもつた凸部になり、ｐベース
層の平均抵抗は約０．６と従来の約３倍になる。
層の凸部の表面不純物濃度が約５〜６×１０１６ａｔ０
ｍｓ１ｃｉ１凹部の底面不純物濃度が約１．５×１０１
６ａｔ０ｍｓ１ｃ１１になるように行われる。さらに、
第２図ｄに示すように、カソード側表面１に形成された
凹部内に露呈するエミッターベース間接合Ｊ３を短絡す
るカソード電極３及びｐベース層の凸部表面にオーミッ
ク接触するゲート電極５を周知の蒸着−ホトエッチング
技術などにより形成し、アノード側表面２にはアノード
電極４を固着する。このような本発明の方法によると、
ゲート電極接触部は従来のように凹部の底面でなく、従
来の約５倍の不純物濃度をもつた凸部になり、ｐベース
層の平均抵抗は約０．６と従来の約３倍になる。
このため、ゲート電極を介して入力される点弧信号にお
ける無効電流は増加し、ゲート点弧感度が低下する。こ
の結果、上記実施例によりほぼ理想に近いゲート点弧電
流６０〜９０Ｔｒ１．Ａを得ることができた。また、こ
のような結果を得るためには拡散処理の回数を従来の場
合より増加させる必要がなく、単にエッチングの回数が
若干増加するだけで工程が簡単であることは明らかであ
る。なお、第２図ｃの構造を得るための別の方法として
は、カソード側表面を全面エッチして表面不純物濃度を
調整した後、ｎエミッタ層ＮＥ：を選択拡散し、しかる
後凹凸面形成のために選択エッチングを行うようにして
もよい。
ける無効電流は増加し、ゲート点弧感度が低下する。こ
の結果、上記実施例によりほぼ理想に近いゲート点弧電
流６０〜９０Ｔｒ１．Ａを得ることができた。また、こ
のような結果を得るためには拡散処理の回数を従来の場
合より増加させる必要がなく、単にエッチングの回数が
若干増加するだけで工程が簡単であることは明らかであ
る。なお、第２図ｃの構造を得るための別の方法として
は、カソード側表面を全面エッチして表面不純物濃度を
調整した後、ｎエミッタ層ＮＥ：を選択拡散し、しかる
後凹凸面形成のために選択エッチングを行うようにして
もよい。
当来者においては、この他にも種々変形して本発明を実
施しうること勿論である。
施しうること勿論である。
第１図ａ−ｃは、従来のサイリスタの製法を示す断面図
、第２図ａ−ｄは、本発明の一実施例によるサイリスタ
の製法を示す断面図である。
、第２図ａ−ｄは、本発明の一実施例によるサイリスタ
の製法を示す断面図である。
Claims (1)
- １ 一導電型半導体基板の対向表面にそれぞれ反対導電
型不純物を拡散して、たがいに対向する反対導電型層を
形成し、且つその間に一層電型層を定める工程と、前記
半導体基板においてカソード側ベース層となるべき一の
反対導電型層の表面に所定部分を残して選択的にカソー
ド側エミッタ層となるべき一層電型層をさらに形成する
工程と、この選択形成された一導電型層を部分的に貫通
して前記一の反対導電型層に達する凹部を形成すること
により部分的に欠除した形のカソード側エミッタ層を定
めるとともにそれに隣接してカソード側ベース層を定め
る工程と、前記凹部内に露呈する前記エミッタ−ベース
層間のＰＮ接合を短絡するカソード電極を形成する工程
と、前記残存せる所定部分にゲート電極を形成する工程
とを含むショートエミッタ型サイリスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50107956A JPS6058595B2 (ja) | 1975-09-08 | 1975-09-08 | シヨ−トエミツタ型サイリスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50107956A JPS6058595B2 (ja) | 1975-09-08 | 1975-09-08 | シヨ−トエミツタ型サイリスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5232283A JPS5232283A (en) | 1977-03-11 |
| JPS6058595B2 true JPS6058595B2 (ja) | 1985-12-20 |
Family
ID=14472311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50107956A Expired JPS6058595B2 (ja) | 1975-09-08 | 1975-09-08 | シヨ−トエミツタ型サイリスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058595B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393296U (ja) * | 1986-12-09 | 1988-06-16 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931183A (ja) * | 1982-08-16 | 1984-02-20 | Ookurashiyou Insatsu Kyokucho | 自動番号校正方法および装置 |
| JPS59213166A (ja) * | 1983-05-18 | 1984-12-03 | Nec Corp | 高感度サイリスタ |
| JPS62199342U (ja) * | 1986-06-06 | 1987-12-18 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1273699B (de) * | 1963-05-30 | 1968-07-25 | Licentia Gmbh | Verfahren zum Kontaktieren von mindestens zwei benachbarten Zonen entgegengesetzten Leitungstyps eines steuerbaren Halbleiterbauelementes |
| FR1556317A (ja) * | 1967-12-18 | 1969-02-07 |
-
1975
- 1975-09-08 JP JP50107956A patent/JPS6058595B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393296U (ja) * | 1986-12-09 | 1988-06-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5232283A (en) | 1977-03-11 |
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