JPH07221288A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 工数を増大することなく、高い電流制御性を
有すると共に、薄くかつ活性領域が大きい半導体装置を
提供する。 【構成】 本発明の特徴は、サイリスタなどの半導体装
置の製造に際し、半導体基体２０表面２０ｋをエッチン
グし、複数の島領域２６を形成すると共に、メサ型表面
を形成する溝２５を形成するエッチング工程と、前記不
純物の等濃度線が前記メサ表面とほぼ一致するように、
前記半導体基体内に、前記表面を介して第１導電型の不
純物を拡散する第１の拡散工程と、前記第１の導電型の
不純物とｐｎ接合２８を形成するように前記島領域内に
第２の導電型の不純物を拡散する第２の拡散工程とを含
み、前記第１の導電型の不純物の濃度が前記表面からあ
る深さの位置で最大となるように、前記第１の不純物拡
散工程の後に、アウト拡散を行うアウト拡散工程を含む
ことにある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に散在ゲート型サイリスタあるいは
ゲートターンオフ（ＧＴＯ）サイリスタなどの半導体ス
ィッチング装置に関する。

【０００２】従来のＧＴＯサイリスタとしては図１に断
面図を示すような構造が広く用いられてきた。その基本
構造は、シリコン基板１内に、ｐ型のベース領域２（例
えば厚さ５０μm ）を具備してなるもので、このｐ型の
ベース領域２の下層には、接合３を形成する高抵抗のｎ
型ベース領域４が（例えば厚さ４５０μm ）ある。溝５
は、ｎ型カソードエミッタ領域７を形成するように第２
の拡散によってドーピングされた島領域６を残して、ｐ
型ベース領域２までエッチングされている。ｐ型のベー
ス領域２とｎ型カソードエミッタ領域７との間の接合８
の深さは２つの理由から重要である。

【０００３】（ａ）領域２ａ（ｎ型カソードエミッタ領
域７の下に位置するｐ型のベース領域２）の不純物含有
量が所望の値の範囲内にあるように構成されていること （ｂ）各接合８に隣接するｐ型のベース領域２の不純物
濃度が、どこでも各接合８の逆破壊電圧が許容範囲内に
あるような限界内にあること。理想的には接合破壊が、
シリコン表面の接合８の出現ライン８ａに沿った領域で
は起こらないこと。

【０００４】従来技術の他の形態としては、図２（図２
では図１と対応する項目には、同一の番号を付す）に示
すようなプレーナデバイスでは、カソードエミッタ領域
７の外表面７ａと、ｐ型ベース領域２（ベース領域２の
厚さは例えば約７０μm 、領域４の厚さは約４５０μm
）の外表面９とが同一平面上にくるように、エッチン
グによる溝５が、省かれている。ｐ型ベース領域２は外
表面９に向かって不純物濃度が減少せしめられている。
その結果、各接合８のブレークダウンが生じたとして
も、接合湾曲効果によってわずかに変形してはいるが、
最大ベース不純物濃度の位置２ｍのあたりのシリコンの
バルクの範囲内で生じている。

【０００５】いずれの従来技術の場合にも、シリコン表
面は各接合出現ライン８ａの近傍で保護と安定化のため
に酸化膜被覆をしてもよい。

【０００６】図１のデバイスの操作のターンオフモード
では、ｐ型ベース領域２の表面と電気的に接触している
各電極１０には、カソードエミッタ領域７の外表面と電
気的に接触している電極１１ａの全てに接触するカソー
ド電極プレート１１ａに対して、負の電圧が印加され
る。この結果、電極１０を介してｐ型ベース領域２から
正のキャリア（正孔）が取り出されるとともに、カソー
ドエミッタ領域７からｐ型ベース領域２への、負のキャ
リア（電子）の注入が抑制される。電極１０に印加した
負の電圧は、最初、たいていの部分では、ゾーン２ａと
電極１０のコンタクト表面１０ａとの間の領域２の横方
向の抵抗２ｒを横切った電圧降下として現れるが、後に
アノード電流密度が減少するに従い、接合８において
（これは、アバランシェブレークダウン電圧によって限
定され得るが）反転バイアスとして表れる。

【０００７】ターンオフ能は、実際には横方向のベース
抵抗２ｒの均一性によって大きく左右されることがわか
っている。横方向のベース抵抗２ｒの均一性は、言い換
えると、溝５がエッチングされた深さの均一性の関数で
ある。

【０００８】さらにまた、抵抗２ｒの実効値が最小に維
持されることが重要であり、これにより、領域２から正
のキャリアの取り出しに対する障害が最小となる。

【０００９】さらに、電極１０とｐ型ベース領域２の間
の各表面１０ａでのコンタクトの実効的均一性は、同様
に重要である。すなわちコンタクト抵抗は、均一でかつ
最小である必要がある。

【００１０】実際に、基体の直径方向における溝５の深
さの変化によって、横方向の抵抗２ｒと表面１０ａでの
コンタクトの実効値の非均一性が生じ、これに従ってデ
バイス性能の最適値からの低下が生じる。この問題は、
デバイスの直径が増大するに従いより深刻となる。コン
タクト抵抗の低減および制御をはかるべく、コンタクト
（電極）１０の下のｐ型ベース領域２の表面のある一部
に選択的に狭く表面濃度の高いｐ型拡散を行うようにし
てもよい。この方法は、工数の増大をまねくが、すべて
の問題に対して部分的な解決にしかならない。

【００１１】図２のデバイスは図１のデバイスの中で見
出だされた均一性の問題のいくつかは解決するが、同一
平面上にある表面領域に選択的にコンタクトを形成する
ことによる複雑さの増大という犠牲を払う必要があっ
た。

【００１２】また従来技術として、英国出願２０８２８
３６号では、半導体装置、例えば基体の対向する側に複
数の相補的な溝と突起をもつ、波形の半導体基体を含む
ｐｉｎダイオードあるいはサイリスタについての記載が
ある。ｐｉｎダイオードの場合、ｐ型領域と真性領域と
の間の接合はほぼ１表面に並行に伸長する一方、ｎ型領
域と真性領域との間の接合はほぼ他の表面に並行に伸長
する。これは、強度と剛性を犠牲にすることなく、この
ダイオードをより薄くするとともに活性領域を増大し電
流処理性能を高めることを目的としている。また、早期
ブレークダウンを避けるため、ダイオードは厚い周縁部
で囲まれている。一方、サイリスタの場合には、ｐｎ接
合、並列電極および環状電極は、絶縁分離されている。

【００１３】

【発明が解決しようとする課題】本発明は前記実情に鑑
みてなされたもので、工数を増大することなく、高い電
流制御性を有すると共に、薄くかつ活性領域が大きい半
導体装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の第１の特徴は、
半導体装置の製造方法において、メサ型表面をなすよう
に複数の島領域と溝とを形成すべく、半導体基体表面を
エッチングするエッチング工程と、前記不純物の等濃度
線が前記メサ型表面にほぼ一致するように、前記半導体
基体内に、前記表面を介して第１導電型の不純物を拡散
する第１の拡散工程と、前記第１の導電型の不純物とｐ
ｎ接合を形成するように前記島領域内に第２の導電型の
不純物を拡散する第２の拡散工程とを含み、前記第１の
導電型の不純物の濃度が前記表面からある深さの位置で
最大となるように、前記第１の不純物拡散工程の後に、
アウト拡散を行うアウト拡散工程を含むことにある。

【００１５】また本発明の第２の特徴は、半導体装置
が、メサ型表面を形成するように、複数の島領域と溝と
を与えるべくエッチングせしめられた表面を有する半導
体基体と、不純物の等濃度線が前記メサ型表面にほぼ一
致するように、前記半導体基体内に、前記表面を介して
注入せしめられた第１導電型の不純物と、前記第１の導
電型の不純物とｐｎ接合を形成するように前記島領域内
に注入せしめられた第２の導電型の不純物とを含み、前
記第１の導電型の不純物の濃度が前記半導体基体の表面
からある深さの位置で最大となるように構成されたこと
にある。

【００１６】前記不純物濃度が最大となる深さは、基体
表面から５μm 乃至２５μm の深さの範囲にあるのが望
ましく、さらに望ましくは１０μm 乃至１５μm の深
さ、特に望ましくは約１２μm である。

【００１７】また前記ｐｎ接合は表面からの深さが、前
記第１の導電型の不純物濃度が最大となる深さとほぼお
なじ深さ、より浅くあるいはより深く形成されてもよ
い。

【００１８】この半導体スィッチング装置は、サイリス
タ、例えば分散ゲート型、散在ゲート型のサイリスタあ
るいはＧＴＯであってもよい。

【００１９】

【作用】本発明によれば、工数の増大を招くことなく、
表面濃度の均一な表面を得ることができるため、コンタ
クト抵抗の均一な半導体装置を提供することが可能とな
る。特に絶縁分離領域を設けることなく基体表面全体に
デバイスを形成することができるため、素子の活性領域
の増大をはかることが可能となる。

【００２０】また本発明によれば、不純物濃度が最大と
なる領域が表面から所定の深さをもつ位置となるため、
半導体基体外表面でのバイアスブレークダウンを避ける
ことができる。

【００２１】

【実施例】以下、図面を参照しつつ、本発明の実施例に
ついて説明する。

【００２２】まず、メサ型表面をもつように形成された
ＧＴＯサイリスタの製造工程について説明する。

【００２３】ここでは、カソードエミッタ島に、プレー
ナカソードプレートがコンタクトせしめられ、横方向の
ベース抵抗は低く均一で、実質的にはメサエッチングの
深さに左右されないように構成されている。またゲート
カソード反転アバランシェブレークダウン電圧は、十分
かつ均一な電圧であり、メサ型表面から離間した位置で
アバランシェブレークダウンが発生するようになってい
る。

【００２４】以下の例では、メサ型表面は、出発材料と
して、高抵抗のｎ型シリコンスライスを有するディスク
を用いこれを、エッチングすることによって形成され、
続いて、少なくとも、エッチングされたカソード面上
に、ｐ型拡散を行い、さらにカソード面内のエッチング
されていない島領域表面に燐の選択拡散を行う。

【００２５】従来のメサ技術では、不都合な結果として
前述したように、メサプロファイルをもつ領域では、ｐ
型拡散後に、エッチング領域として元の表面を除去して
いたのに対し、本発明によれば、このような工程の結
果、均一な濃度をもつｐ型拡散領域の元の表面が、さら
なる燐の選択拡散のなされる領域以外のどこでも保持さ
れている。

【００２６】シリコンディスクの対向するアノード面で
なされる拡散およびマスキング工程は、必要とするデバ
イス技術に応じて、反転ブロッキング、アノードエミッ
タ短絡などの中で知られているいずれの形態をとるよう
にしてもよい。

【００２７】外表面でのカソードエミッタ反転バイアス
ブレークダウンを避けるという利点を確実にするため
に、ｐ型ベース拡散プロファイルは、シリコン内部のあ
る深さ位置で最大不純物濃度を与えるように、ｐ型ベー
ス拡散工程の後工程でアウト拡散段を用いて、調整され
る。

【００２８】図３Ａによれば、シリコンディスク２０
は、比抵抗約１２０Ω・cmのｎ型で直径３８mm, 厚さ６
００μm であり、下方の面（下面）２０ａには全体に、
そして対向する面すなわち上面２０ｋには選択的に、通
常のフォトリソグラフィ法を用いた、マスキング２１に
よる被覆がなされ、このマスクされた領域では酸の浸蝕
をうけないように、なっている。そして、弗酸と、硝酸
と酢酸の混合液によって約１８μm の深さまでエッチン
グし、図３Ｂに示すように、選択的にマスクされた面上
にはエッチングされた溝２５とマスクされた島２６との
レリーフパターンが形成され、島領域と溝によってメサ
型表面が形成される。図４に上面図を示すように、溝２
５とマスクされた島２６とのパターンは、半径方向に配
向する島２６を同心円状に配置したものの１つをなす。

【００２９】そして、ディスク２０のマスクキングを完
全に剥離し、メサ型表面から約７０μm の深さにｐｎ接
合２３を形成するように、ガリウムのｐ型拡散を行う。
アウト拡散の結果、不純物濃度が約１２μm の深さで最
大となるように、不純物種の表面濃度は、所定時間後、
減少せしめられる。（基板本体内で最大濃度をもつよう
な、拡散／深さプロファイルの形成方法は、例えば米国
特許出願４６０５４５１で周知である）。ガリウムに対
する典型的な拡散プロファイルが図５に示されている。
この中で、ドーパント濃度は、メサ型表面からの距離に
対してプロットされている。ガリウムｐ型不純物の等濃
度線はほぼメサ型表面に従っている。

【００３０】１２００℃のウェット窒素雰囲気中で、酸
化膜の膜厚が約１．８μm となるまで熱処理を行うこと
により、図３Ｃに示すように、ディスク２０の表面全体
を酸化物層２４で被覆する。ここで突出した島のメサパ
ターンの形成に用いられたマスクの反転パターンである
マスクによってカソード表面とアノード表面のブランケ
ットマスクとが被覆され、アノード表面と島領域２６の
露呈表面上で酸化物層２４がエッチング除去される（図
３Ｄ）。このようにしてマスクを除いた島領域に、燐を
堆積して拡散し、この後酸化物層２４を全体的に除去し
た後、さらなる酸化性雰囲気中で、カソードエミッタｐ
ｎ接合２８がほぼ１８μm の深さ（図３Ｅ）になるよう
に、ドライブインする。このとき図示しない新しい表面
酸化物が生成される。そして、図１に示すコンタクト
（電極）１０と１１ａと同様に金属電極を堆積すべく、
この新しい表面酸化物内に窓が形成される。

【００３１】カソードエミッタｐｎ接合２８の注入効率
の制御は、代表的には（燐とガリウムの拡散プロファイ
ルの間に形成される）接合２８のキャパシタンスの測定
と制御によって達成される。これらの接合の反転ブレー
クダウン電圧は、ガリウムの拡散プロファイルのピーク
濃度以外のすべてのファクタに対し比較的独立であるこ
とがわかる。

【００３２】上記プロセスから得られる接合配列の形態
は、図６でより明確に示される。この段階では、高抵抗
のｎ型領域４（厚さ４５０μm ）内にガリウムを拡散す
ることによって得られるｐｎ接合２３はエッチング除去
された溝２５と突出した島領域２６とによって規定され
るシリコンディスクのメサ型表面のプロファイルにほぼ
従っている。カソードエミッタ領域２７を形成するため
の第２のｎ型拡散の深さは，望ましくは破線２２ｍで表
されるｐ型ベース領域２２内のｐ型不純物であるガリウ
ムの最大濃度をとる深さとほぼ同じであるが、（前記実
施例に示すと共に図６に示されたように）より大きいか
またはより小さく形成されてもよい。アウト拡散により
ｐ型拡散のプロファイルは、カソードエミッタｐｎ接合
２８における最低のアバランシェブレークダウン電圧が
最低となるのが、最大ガリウム濃度ライン２２ｍとカソ
ードエミッタｐｎ接合２８が交差するライン２９の位置
かあるいはもしそのような交差が発生しないなら最近接
領域となるのを確実にする。仮にわずかのカソードエミ
ッタ領域２７のずれにより、カソードエミッタｐｎ接合
２８がある位置で他の領域よりも溝２５内に幾分深く形
成されたとしても、最大ガリウム濃度ライン２２ｍはア
バランシエブレークダウン電圧を依然として比較的均一
化するであろう。さらに、最大ガリウム濃度ライン２２
ｍは、どこでも、カソードエミッタ領域２７が形成され
たシリコン表面には到達しないため、接合ブレークダウ
ンはいつも表面からある距離をおいた位置で存在する。
この効果は当業者なら容易に想到し得るものであろう。

【００３３】ｐ型ベース拡散領域２２はメサ溝２５のエ
ッチングでは厚さが減少されない。従ってその横方向の
抵抗２２ｒはもはやエッチング深さの関数ではないしま
た抵抗２２ｒの大きさがエッチング深さにより増大する
こともない。従って図１のデバイスの横方向の抵抗２２
ｒと比較すると、抵抗２２ｒはより低くかつより均一で
ある。さらに望ましい点は、ゲート電極１０が形成され
る表面１０ａが表面抵抗が均一であり、均一なコンタク
ト性をより確実にすることにある。

【００３４】メサ溝２５は、ｐ型拡散工程に先立ち、シ
リコン内に形成されるが、必ずしも第１のｐ型拡散工程
である必要はなく、高濃度でかつｐ型ベース導電性の主
要部分を得る第２のｐ型拡散に先立ち、低濃度で深いプ
ロファイルをもつ不純物（例えばドーパントとしてアル
ミニウム）を用いて接合２３を形成することも可能であ
る。このような場合、メサ溝２５の形成は第１および第
２のｐ型不純物注入工程の間になされ、従って接合２３
は平坦な形すなわち第２の不純物の等濃度線がメサ型表
面にほぼ従うような形をとる。

【００３５】本発明はＧＴＯサイリスタ装置に対応した
例によって説明したが、これに限定されるものではな
い。例えば、本発明は、分散ゲート型あるいは散在型の
サイリスタなどの他の種類のサイリスタあるいは高電力
トランジスタなどのトランジスタに適用可能である。本
発明はＧＴＯサイリスタ装置については長所を持つが、
メサ技術の適用によって簡単化されるコンタクト設計が
なされるサイリスタ装置の分野あるいはトランジスタ装
置の分野ならどこでも長所が得られる。このような場
合、ベース領域のコンタクト領域における不純物の表面
濃度を増大したり制御したりする付加拡散の必要なし
に、ターンオンあるいはベース電流分布の均一可改善を
はかることができる。

【図面の簡単な説明】

【図１】従来のＧＴＯサイリスタの部分断面図

【図２】従来のＧＴＯサイリスタの部分断面図

【図３】本発明実施例のサイリスタの製造工程図

【図４】本発明実施例のサイリスタのカソードエミッタ
パターンを示す平面図

【図５】本発明実施例のプロセスの一例におけるｐ拡散
の不純物濃度と拡散深さのプロファイルとの関係を示す
図

【図６】本発明実施例のサイリスタの部分断面図

【符号の説明】

１ シリコン基板 ２ ｐ型のベース領域 ３ 接合 ４ ｎ型ベース領域 ５ 溝 ６ 島領域 ７ ｎ型カソードエミッタ領域 ８ 接合 ９ 外表面 １０ 電極 １１ コンタクト ２０ シリコンディスク ２０ａ 下面 ２０ｋ 上面 ２１ マスキング ２２ ｐ型ベース領域 ２３ ｐｎ接合 ２４ 酸化物層 ２５ （メサ）溝 ２６ 島（領域） ２７ カソードエミッタ領域 ２８ カソードエミッタｐｎ接合 ２９ 最大ガリウム濃度ラインとカソードエミッタｐｎ
接合が交差するライン

Claims (18)

２１ 【特許請求の範囲】
1. 【請求項１】 メサ型表面をなすように複数の島領域と
   溝とを形成すべく、半導体基体表面をエッチングするエ
   ッチング工程と、 前記不純物の等濃度線が前記メサ型表面にほぼ一致する
   ように、前記半導体基体内に、前記表面を介して第１導
   電型の不純物を拡散する第１の拡散工程と、 前記第１の導電型の不純物とｐｎ接合を形成するように
   前記島領域内に第２の導電型の不純物を拡散する第２の
   拡散工程とを含み、 前記第１の導電型の不純物の濃度が前記表面からある深
   さの位置で最大となるように、前記第１の不純物拡散工
   程の後に、アウト拡散を行うアウト拡散工程を含むこと
   を特徴とする半導体装置の製造方法。
2. 【請求項２】 前記アウト拡散工程は、不純物濃度が、
   表面から５μm 乃至２５μm の深さで最大となるように
   する工程であることを特徴とする請求項１に記載の半導
   体装置の製造方法。
3. 【請求項３】 前記アウト拡散工程は、不純物濃度が、
   表面から１０μm 乃至１５μm の深さで最大となるよう
   にする工程であることを特徴とする請求項２に記載の半
   導体装置の製造方法。
4. 【請求項４】 前記アウト拡散工程は、不純物濃度が、
   表面から１２μm の深さで最大となるようにする工程で
   あることを特徴とする請求項３に記載の半導体装置の製
   造方法。
5. 【請求項５】 前記第２の不純物拡散工程は、前記第１
   の導電型の不純物濃度が最大となる深さとほぼおなじ深
   さ位置にｐｎ接合が形成されるように不純物拡散を行う
   工程であることを特徴とする請求項１乃至４のいずれか
   に記載の半導体装置の製造方法。
6. 【請求項６】 前記第２の不純物拡散工程は、前記第１
   の導電型の不純物濃度が最大となる深さよりも浅い位置
   にｐｎ接合が形成されるように不純物拡散を行う工程で
   あることを特徴とする請求項１乃至４のいずれかに記載
   の半導体装置の製造方法。
7. 【請求項７】 前記第２の不純物拡散工程は、前記第１
   の導電型の不純物濃度が最大となる深さよりも深い位置
   にｐｎ接合が形成されるように不純物拡散を行う工程で
   あることを特徴とする請求項１乃至４のいずれかに記載
   の半導体装置の製造方法。
8. 【請求項８】 前記半導体装置はサイリスタであること
   を特徴とする請求項１乃至７のいずれかに記載の半導体
   装置の製造方法。
9. 【請求項９】 前記サイリスタは、ＧＴＯサイリスタで
   あることを特徴とする請求項８に記載の半導体装置の製
   造方法。
10. 【請求項１０】 メサ型表面を形成するように、複数の
    島領域と溝とを与えるべくエッチングせしめられた表面
    を有する半導体基体と、 不純物の等濃度線が前記メサ型表面とほぼ一致するよう
    に、前記半導体基体内に、前記表面を介して注入せしめ
    られた第１導電型の不純物と、 前記第１の導電型の不純物とｐｎ接合を形成するように
    前記島領域内に注入せしめられた第２の導電型の不純物
    とを含み、 前記第１の導電型の不純物の濃度が前記半導体基体の表
    面からある深さの位置で最大となるように構成されたこ
    とを特徴とする半導体装置
11. 【請求項１１】 前記深さは、前記半導体基体の表面か
    ら、５μm 乃至２５μm の深さであることを特徴とする
    請求項１０に記載の半導体装置。
12. 【請求項１２】 前記深さは、前記半導体基体の表面か
    ら、１０μm 乃至１５μm の深さであることを特徴とす
    る請求項１１に記載の半導体装置。
13. 【請求項１３】 前記深さは、前記半導体基体の表面か
    ら、１２μm の深さであることを特徴とする請求項１２
    に記載の半導体装置。
14. 【請求項１４】 前記ｐｎ接合が、前記第１の導電型の
    不純物濃度が最大となる深さとほぼおなじ深さ位置に形
    成されていることを特徴とする請求項１０乃至１３のい
    ずれかに記載の半導体装置。
15. 【請求項１５】 前記ｐｎ接合は、前記第１の導電型の
    不純物濃度が最大となる深さよりも浅い位置に形成され
    ていることを特徴とする請求項１０乃至１３のいずれか
    に記載の半導体装置。
16. 【請求項１６】 前記ｐｎ接合は、前記第１の導電型の
    不純物濃度が最大となる深さよりも深い位置に形成され
    ていることを特徴とする請求項１０乃至１３のいずれか
    に記載の半導体装置。
17. 【請求項１７】 前記半導体装置はサイリスタであるこ
    とを特徴とする請求項１０乃至１６のいずれかに記載の
    半導体装置。
18. 【請求項１８】 前記サイリスタは、ＧＴＯサイリスタ
    であることを特徴とする請求項１７に記載の半導体装
    置。