JPS6058616B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】 この発明はデータ通信の同期式通信の一方式として用い
られるエンベロープ方式においてエンベロープの分解と
組立てを行う通信装置に関するもので、みに相手側が選
択した速度クラスにこの発明に係る通信装置が自動的に
追従するようにしたエンベロープ同期通信を提供するも
のである。

従来のエンベロープ方式の通信装置を第１図に示す。第
１図において１はエンベロープが送られてくる入力伝送
線、２はデジタル位相同期回路、３はデジタル位相同期
回路クロック、４は入力伝送線１のデータに同期したビ
ットクロック、５は受信部、６はエンベロープ同期回路
、７は送信部、８はエンベロープを送出する出力伝送線
、３０はエンベロープ同期はずれを示す出力、３８は受
信データ出力、３９は受信制御情報出力、４０は送信デ
ータ入力、４１は送信制御情報入力である。入力伝送線
１にはデータと制御情報がエンベロープ化されて送られ
てくる。エンベロープの構成を第２図に示す。第２図に
おいて、１０はＦビットで連続するエンベロープで１、
０のくり返しになつており、エンベロープの同期のため
に用いられる。１１はデータビットで３ビットのデータ
が挿入されている。

１２はｓビットで制御情報を運ぶ。

これら８ビットで構成されたエンベロープは伝送線上で
連続して送受される。以上がエンベロープの説明である
。第１図においてデジタル位相同期回路２は入力伝送線
１のデータの変化点からデータに同期したビットクロッ
ク４を抽出する。エンベロープ同期回路６はビットクロ
ック４で入力伝送線１上のデータをサンプルしてＦビッ
トの１、０の繰返しを検出し、エンベロープ同期をとる
。受信部５はビットクロック４とエンベロープＪ同期回
路６からのエンベロープ同期情報により、入力伝送線１
からのエンベロープをデータと制御情報のビット列に分
解してそれぞれ受信データ出力３８と受信制御情報出力
３９を出力する。送信部７は送信データ入力４０と送信
制御情報入力４７１から入つたデータと制御情報をエン
ベロープに組立ててビットクロック４に同期して、出力
伝送線８へ送り出す。以上がエンベロープ方式の通信装
置の説明である。このような従来のエンベロープ方式の
通信装置では内部の送受信のクロック４は相手側のクロ
ックに同期して作動するが、デジタル位相同期回路クロ
ック３の速度が固定されているため、同期できるデータ
の速度範囲が狭く、通信を行う場合、予め相手側と通信
速度を一致させておかねばならない欠点があつた。

この発明は相手側との通信速度が何種類かに限定されて
いる場合に、相手がそのどの速度で通信を行つても自動
的に通信装置で速度を検出してデジタル位相同期回路の
クロックの速度を切換えることにより相手側の通信速度
に同期して通信を行うことと、通信速度検出においてエ
ンベロープを利用することにより付加的な取り決めを必
要としないことを特徴とし、その目的は、相手側との通
信速度を合わせるために特別な処置を除去することにあ
る。

以下この発明の実施例を図に示し説明する。

ここで、この発明の通信速度の検出手段について説明す
る。第３図はエンベロープ同期引込時の入力伝送線１の
エンベロープの波形で、１３はエンベロープの各ビット
の値、４２は入力伝送線１の波形の変化点を示す印であ
る。

エンベロープ方式では通信前のエンベロープ同期引込み
時にデータビット１１をすべて１とし、制御情報１２を
Ｏとするように決められている。したがつて第３図のよ
うな波形パターンとなり、このパターンを利用して速度
の検出が可能となる。第４図はこの発明における通信速
度同期回路の実施例であつて、この発明ではこの回路の
出力３を第１図のデジタル位相同期回路クロック３とす
ることにより自動的に相手側の通信速度に同期した通信
を可能とする。

この通信速度同期回路では入力伝送線１の波形において
１エンベロープ間に波形の変化を示す印４２が２回の割
合であることを利用して速度を検出する。第４図におい
て、１５は変化点検出回路で、１６はその出力、１７は
可逆カウンタで、１８はその桁上り出力、１９はその桁
下り出力、２１，２３はＡＮＤゲート２０，２２の出力
、２５はポインタ２４の出力、２６はポインタ２４の出
力２５によりクロックを選択するクロック選択回路で、
その出力３はデジタル位相同期回路クロック３となる。

２７は選択回路２６により選択されるクロック群でポイ
ンタ２４の値が小さい程、速度の大きいクロックが選択
されるように接続されている。

２８は分周器で分周比はデジタル位相同期回路２の４倍
に選ばれ、２９は分周出力である。

ここで可逆カウンタ１７とポインタ２４の動作を述べる
。以下の説明で可逆カウンタ１７は３ビットとし、３ビ
ットの値を０から７の数で表で表わす。

可逆カウンタ１７の動作は、分周出力２９のパルスによ
り値が１つ増加し、変化点検出回路１５の出力１６のパ
ルスにより値が１つ減少し、同期はずれ出力３０の値が
エンベロープ同期はずれにより論理０から１に変化した
ときに値が４にセットされ、値が７の場合に分周出力２
９のパルスにより桁上り出力１８にパルスを出力して値
が４へ戻り、値が０の場合に変化点検出回路１５の出力
１６のパルスにより桁下り出力１９にパルスを出力して
値は４に戻るものである。ポインタ２４の動作は、同期
はずれ出力３０の値が論理０から１に変化したときに値
が０にセットされ、ＡＮＤゲート２０の出力２１のパル
スで値が１つ増加し、ＡＮＤゲート２２の出力２３のパ
ルスで値が１つ減少するものである。

以上が可逆カウンタ１７とポインタ２４の動作の説明で
ある。

この通信速度同期回路の動作タイムチャートを第５図に
示す。

第５図は第４図において説明に必要な部分の時間波形を
示したもので、３１は可逆カウンタ１７の値の時間変化
、ち〜Ｔ５は時刻を示す。

以下、第４図および第５図を用いてこの発明の詳細な説
明する。

第５図でちにおいて同期はずれ出力３０がエンベロープ
同期はずれにより論理０から１に変化すると、可逆カウ
ンタ１７の値３１とポインタ出力２５はそれぞれ４とＯ
にセットされる。

選択回路２６はポインタ出力２５が０になつたことによ
り、クロック群２７のうち一番速度の大きいクロックを
選択し、デジタル位相同期回路２・と分周器２８にデジ
タル位相同期回路クロック３を出力する。

分周器２８ではデジタル位相同期回路クロック３を分周
するが、ここで分周比は正しくクロック速度が選択され
ていれば、１エンベロープ間に分周パルスが２回生じる
ように選ばれている。第５図でちの時刻で選択されたデ
ジタル位相同期回路クロック３による分周器出力２９の
パルス列と、変化点検出回路出力１６のパルス列とで前
者のほうがパルスの頻度が大きく、選択されたクロック
速度が大きいことがわかる。これは可逆カウンタ１７に
より検出され、修正されてゆく、次にこれを説明する。
可逆カウンタ１７の値３１はｔ１において４にセットさ
れたが、！において分周器出力２９のパルスにより１つ
増加して５となり、Ｔ３において変化点検出回路出力１
６のパルスにより１つ減少して４となり、以後増減する
が、分周器出力２９のパルスの頻度が、変化点検出回路
出力１６のパルスの頻度より大きいので増加分が減少分
より大きく、可逆カウンタ１７の値３１は時間の経過と
ともに増加する。

ζにおいて分周器出力２９のパルスにより、可逆カウン
タ１７の値３１は７となり、Ｔ５において分周器出力２
９のパルスにより、桁上り出力１８にパルスを生じ、可
逆カウンタ１７の値３１は４へ戻る。桁上り出力１８に
生じたパルスは、同期はずれ出力３０が論理１となつて
いるので、ＡＮＤゲート２０を通つて，ＡＮＤゲート出
力２１にパルスを生じさせる。このパルスによりポイン
タ出力２５は１つ増加して１となる。ポインタ出力２５
が１となつたことにより、クロック選択回路２６は今ま
で選択していたクロックより次に速度の大きいクロック
をクロック群２７から選択してデジタル位相同期回路ク
ロック３とする。これにより分周器出力２９のパルスの
発生頻度が低くなる。

第５図で、Ｔ５以後で、変化点検出回路出力１６のパル
スの頻度と、分周器出力２９のパルスの頻度が等しくな
るが、この状態が選択回路２６で入力伝送線１の速度に
応じたデジタル位相同期回路クロック３が選択された状
態である。このとき可逆カウンタ１７の値３１は増加分
と減少分が釣合つているので、雑音の影響を受けない限
り、桁上り出力１８および桁下り出力１９にパルスが生
じることはない。またもし速度が合わなければ今まで説
明したのと同じ動作でポインタ出力２５が増加し、より
低い速度のクロックが選択されて、デジタル位相同期回
路クロック３となる。以上第５図で通信速摩同期回路に
より入力伝送線１の速度に応じたデジタル位相同期回路
クロック３が出力されることを説明した。

正しい速度のデジタル位相同期回路クロック３が選択さ
れた状態で時間が経過するとエンベロープ同期回路６に
よりエンベロープ同期が確立され、同期はずれ出力３０
の値は論理０となり、ＡＮＤゲート２０，２２が閉じら
れて、ポインタ出力２５は以後同期はずれが生じるまで
変わらなくなる。

これはエンベロープ同期確立後、データの転送が開始さ
れると、入力伝送線１の変化点の頻度が大幅に変化する
ので、この影響を受けないために必要である。この通信
速度同期回路で可逆カウンタ１７のビット数を大きくす
ると通信速度の同期に時間を要するが、雑音の影響を受
けにくくなる。

また雑音や何らかの原因でポインタ出力２５が大きくな
り過ぎた場合は、今まで述べた説明と逆に変化点検出回
路出力１６のパルスの頻度が分周器出力２９のパルスの
頻度より大きくなり、可逆カウンタ１７の桁下り出力１
９にパルスが生じることによつて、ポインタ出力２５を
減少させ、入力伝送線１の速度に応じたデジタル位相同
期回路クロック３を選択する。

なお、以上はエンベロープのデータビットが６ビットの
場合について説明したが、この発明はこれに限らず任意
のデータビット数で使用してもよい。

ただしこの場合、前に説明した通信速度同期回路の分周
器の分周比を１エンベロープ間に分周パルスが２回生ず
るようにデータビット数に応じて変える必要がある。以
上のようにこの発明に係る通信装置では、エンベロープ
方式自体を何ら変更することなく、通信装置のデジタル
位相同期回路のクロックを通信速度同期回路により選択
させるだけて多くの種類の通信速度を自由に選択して通
信がてき、これより相手側との通信速度の合意を取り除
くことと、状況に応じて通信速度を変え得ることの利点
がある。

【図面の簡単な説明】

第１図はエンベロープ方式の通信装置のブロック図、第
２図はエンベロープの構成図、第３図はエンベロープ同
期引込み時のエンベロープのビット構成と波形の図、第
４図は通信速度同期回路のブロック図、第５図は通信速
度同期回路のタイムチャートである。 図中１は入力伝送線、２はデジタル位相同期回路、３は
デジタル位相同期回路のクロック、４は入力伝送線のビ
ットクロック、５は受信部、６はエンベロープ同期回路
、７は送信部、８は出力伝送線、１０はＦビット、１１
はデータビット、１２はＳビット、１３はエンベロープ
のビットの値、１５は変化点検出回路、１６は変化点検
出回路出力、１７は可逆カウンタ、１８は可逆カウンタ
の桁上り出力、１９は可逆カウンタの桁下り出力、２４
はポインタ、２５はポインタの値を示す出力、２６はク
ロック選択回路、２７はクロック群、２８は分周器、２
９は分周器の出力、３０はエンベロープ同期はずれを示
す出力、３８は受信データ出力、３９は受信制御情報出
力、４０は送信データ入力、４１は送信制御情報入力、
４２は入力波形の変化点を示す印、ｔ１〜Ｔ５は説明に
用いた時刻を示している。

Claims (1)

【特許請求の範囲】
1. １ 同期用ビットと制御用ビットおよび複数のデータビ
   ットで構成されたエンベロープを用いる通信方式におい
   て、内部のクロックを分周して入力ビットに同期したビ
   ットクロックを発生するデジタル位相同期回路と、エン
   ベロープごとに論理的“１”と“０”が繰返す同期用ビ
   ットによりエンベロープの同期をとるエンベロープ同期
   回路と、エンベロープの分解と組立てを行う回路とで構
   成され、エンベロープ同期確立以前に、送られてくるエ
   ンベロープを利用してデータの通信速度を検出し、内部
   のデジタル位相同期回路に供給するクロックを自動的に
   通信速度にあわせて選択することを特徴とする通信装置
   。