JPS6058721A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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- JPS6058721A JPS6058721A JP16591683A JP16591683A JPS6058721A JP S6058721 A JPS6058721 A JP S6058721A JP 16591683 A JP16591683 A JP 16591683A JP 16591683 A JP16591683 A JP 16591683A JP S6058721 A JPS6058721 A JP S6058721A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アナログ信号をディジタル信号に変換するＡ
Ｄ変換回路、特に積分器全利用する積分形ＡＤ変換回路
に関するものである。
Ｄ変換回路、特に積分器全利用する積分形ＡＤ変換回路
に関するものである。
ＡＤ変換回路は種々の形式のものがあシ、積分形に最も
近いものとして電荷平衡形ＡＤ変換器及び帰還形・ぐル
ス幅変調方式のＡＤ変換器がある。
近いものとして電荷平衡形ＡＤ変換器及び帰還形・ぐル
ス幅変調方式のＡＤ変換器がある。
まず、電荷平衡形ＡＤ変換器について第１図、第２図及
び第３図を参照しながら説明する。第１図及び第２図に
おいて、１は被変換電圧Ｅａを受ける・ぐッ７ア増幅器
、２は積分器であシ、演算増幅器ｏｐ、コンデンサＣ１
抵抗Ｒなどによ多構成されて込る。３は積分出力電圧を
基準電位（ここではＯＶ）と比較する電圧比較器、４は
ノリツブフロップ、５は電流スイッチで、前記フリツノ
フロツノ４のＱ出力によシミ流をＩｒか、零に切換える
ものであシ、第２図では概略的にスイッチ記号として表
示している。
び第３図を参照しながら説明する。第１図及び第２図に
おいて、１は被変換電圧Ｅａを受ける・ぐッ７ア増幅器
、２は積分器であシ、演算増幅器ｏｐ、コンデンサＣ１
抵抗Ｒなどによ多構成されて込る。３は積分出力電圧を
基準電位（ここではＯＶ）と比較する電圧比較器、４は
ノリツブフロップ、５は電流スイッチで、前記フリツノ
フロツノ４のＱ出力によシミ流をＩｒか、零に切換える
ものであシ、第２図では概略的にスイッチ記号として表
示している。
６は定電流Ｉｉ生じる第１の電流源、７はりロックパル
スと前記ノリツブフロップ４のＱ出力との論理積をとる
アンドダート、８はカウンタ、９はタイムペース設定回
路（分周回路）である。
スと前記ノリツブフロップ４のＱ出力との論理積をとる
アンドダート、８はカウンタ、９はタイムペース設定回
路（分周回路）である。
即ち、被変換電圧Ｅｆｆｉ抵抗Ｒにより電流に変換し、
電流源６の電流Ｉｒまたは零と加算して、更に積分する
。この積分出力を電圧比較器３で基準電位（Ｏｖ）と比
較しその結果全クロックｉ９ルスによシサンプリングし
、ノリツブフロップ４に保持させ、その出力によシミ流
源６の電流全二つの値（Ｉｒと０）の間で切換えるよう
に動作させ、離散フィードバック系を構成している。こ
の構成により、積分器２の積分コンデンサＣに蓄積され
る電荷の時間平均値が零となるように動作するため、電
荷平衡形と呼ばれている。
電流源６の電流Ｉｒまたは零と加算して、更に積分する
。この積分出力を電圧比較器３で基準電位（Ｏｖ）と比
較しその結果全クロックｉ９ルスによシサンプリングし
、ノリツブフロップ４に保持させ、その出力によシミ流
源６の電流全二つの値（Ｉｒと０）の間で切換えるよう
に動作させ、離散フィードバック系を構成している。こ
の構成により、積分器２の積分コンデンサＣに蓄積され
る電荷の時間平均値が零となるように動作するため、電
荷平衡形と呼ばれている。
い１、ノリツブフロップ４の出力の平均デユーティ−レ
シオｔＤとすると、平衡状態では入力電圧ＥａがＲ８・
Ｉｒ−Ｄに等しくなるため、タイムペース設定回路９の
設定時間の間、７リツノフロツプ４の出力とクロックパ
ルスＣＰの論理積であるアンドグードアの出力全カウン
タ８で計数し、デユーティ−レシオＤｆｆｉ測定するこ
とによシ、変換データＥ−燗ている。
シオｔＤとすると、平衡状態では入力電圧ＥａがＲ８・
Ｉｒ−Ｄに等しくなるため、タイムペース設定回路９の
設定時間の間、７リツノフロツプ４の出力とクロックパ
ルスＣＰの論理積であるアンドグードアの出力全カウン
タ８で計数し、デユーティ−レシオＤｆｆｉ測定するこ
とによシ、変換データＥ−燗ている。
この場合、電流源６の切換え全クロックＣＰに同期して
行っているため、入力電圧と電流源６の差による残留電
荷が積分器２に蓄積される。
行っているため、入力電圧と電流源６の差による残留電
荷が積分器２に蓄積される。
このため、第３図に示す積分器２の出力ＩＮＴφの平均
電圧は少しずつ変化する。従って、タイムペースの長さ
を長くすれば変換分解能は向上する。
電圧は少しずつ変化する。従って、タイムペースの長さ
を長くすれば変換分解能は向上する。
このように電荷平衡形ＡＤ変換器は分解能全容易に変え
得るという利点を有するが、次のような欠点がある。
得るという利点を有するが、次のような欠点がある。
（、） デユーティ−レシオＤが０．５付近の場合、電
流源６がクロック周波数で切換えられるため、使用する
積分器２はかなシ高周波特性にすぐれたものが必要とな
る。
流源６がクロック周波数で切換えられるため、使用する
積分器２はかなシ高周波特性にすぐれたものが必要とな
る。
（ｂ） ｒニーティーレシオＤが０または１に近い場合
には、積分器２の出力波形は一方向が急激で、他方向が
非常に緩やかな時間変化となム緩やかな時間変化を示す
側では比較器３の不感帯の影ｗｉ受けるとか、入力信号
が小さい場合には比較器３のスイッチング時間が長くな
ることによる影響を受ける。また、入力信号によシ変換
中の電流源の切換え回数が異なるため、電流スイッチ５
０オンとオフの切換え時間の差が直線性に影４１を与え
る。
には、積分器２の出力波形は一方向が急激で、他方向が
非常に緩やかな時間変化となム緩やかな時間変化を示す
側では比較器３の不感帯の影ｗｉ受けるとか、入力信号
が小さい場合には比較器３のスイッチング時間が長くな
ることによる影響を受ける。また、入力信号によシ変換
中の電流源の切換え回数が異なるため、電流スイッチ５
０オンとオフの切換え時間の差が直線性に影４１を与え
る。
次に帰還パルス幅変調方式のＡＤ変換器を第４図及び第
５図に基づいて説明する。このＡＤ５− 変換回路は、第４図のように比較器３の出力をクロック
パルスＣＰでザンプリングすることなく第１の電流源６
を切換えることと、第１の電流源６の電流■ よシも大
きな絶対値を有し、かつ等しい値の正負の電流Ｉ、−Ｉ
’を出力する第ＩＩ ２の電流源１２を設け、これを第２の電流スイッチ１１
′？ｃ介して積分器２に接続したこと、タイムペース設
定回路を回路９Ａ、９Ｂの２段に分けてその中間よシ抽
出した信号ＢＡＳＥＩで前記第２の電流スイッチ１１を
デユーティ−比５０饅で切換え、その周期全変換時間と
するようにしたことが第１図と異なる。
５図に基づいて説明する。このＡＤ５− 変換回路は、第４図のように比較器３の出力をクロック
パルスＣＰでザンプリングすることなく第１の電流源６
を切換えることと、第１の電流源６の電流■ よシも大
きな絶対値を有し、かつ等しい値の正負の電流Ｉ、−Ｉ
’を出力する第ＩＩ ２の電流源１２を設け、これを第２の電流スイッチ１１
′？ｃ介して積分器２に接続したこと、タイムペース設
定回路を回路９Ａ、９Ｂの２段に分けてその中間よシ抽
出した信号ＢＡＳＥＩで前記第２の電流スイッチ１１を
デユーティ−比５０饅で切換え、その周期全変換時間と
するようにしたことが第１図と異なる。
この場合も、比較器３の出力のデユーティ−レシオｉＤ
とすると、入力電圧Ｅ１はＲ６・■１・Ｄに等しくなる
が、計数ノｆルスと比較器３出力の変化は非同期で行わ
れるため、＋１カウント分以内の誤差が第２の電流源１
２の切換え周期当た多発生する。従って、変換時間は必
ず第２の電流源１２の切換え周期としなければならない
。
とすると、入力電圧Ｅ１はＲ６・■１・Ｄに等しくなる
が、計数ノｆルスと比較器３出力の変化は非同期で行わ
れるため、＋１カウント分以内の誤差が第２の電流源１
２の切換え周期当た多発生する。従って、変換時間は必
ず第２の電流源１２の切換え周期としなければならない
。
例えば、−第４図でカウンタ８の計数時間全８−６＝
倍長くしたとしても、変換結果は１回当たりの誤差の８
倍の誤差を持ってしまうため、得られるデータは単に１
倍の場合の８倍の値となるだけで分解能は向上しない。
倍の誤差を持ってしまうため、得られるデータは単に１
倍の場合の８倍の値となるだけで分解能は向上しない。
これは、第５図における信号ＳＷＩの１周期での誤差（
斜線部分）が次の周期でも同量発生してしまうためであ
る。
斜線部分）が次の周期でも同量発生してしまうためであ
る。
その点、第２図、第３図に示す電荷平衡形ＡＤ変換回路
では、電流源の切換えがクロックと同期して行われるた
め、誤差は計数時間の増加によシ減少し、±１カウント
の誤差以内となる。これに対し、帰還形パルス幅変調方
式のＡＤ変換回路では誤差が大きくなる。
では、電流源の切換えがクロックと同期して行われるた
め、誤差は計数時間の増加によシ減少し、±１カウント
の誤差以内となる。これに対し、帰還形パルス幅変調方
式のＡＤ変換回路では誤差が大きくなる。
従って、第２の電流源１２の切換え周期は変換時間と等
しくする必要があυ、この種ＡＤ変換回路を積分器出力
全零とするように動作させる離散時間フィードバック系
と考えた場合には、フィードバックをＡＤ変換中２回行
うのみであるため、被変換信号である入力電圧が変化し
た場−８−ヲ考えると、正確なＡＤ変換値が得られるよ
うになるまでに必要な時間は、同一のクロック周波数で
動作する電荷平衡形ＡＤ変換回路に比べて遅くなる。
しくする必要があυ、この種ＡＤ変換回路を積分器出力
全零とするように動作させる離散時間フィードバック系
と考えた場合には、フィードバックをＡＤ変換中２回行
うのみであるため、被変換信号である入力電圧が変化し
た場−８−ヲ考えると、正確なＡＤ変換値が得られるよ
うになるまでに必要な時間は、同一のクロック周波数で
動作する電荷平衡形ＡＤ変換回路に比べて遅くなる。
このように帰還形・千ルス幅変調方式のＡＤ変換回路は
、可変分解能とすることが難しく、あえて可変とする場
合には回路構成が複雑となシ、また、入力電圧が変化し
た場合、正しい変換結果が得られる葦での時間が長いと
いった欠点がある。
、可変分解能とすることが難しく、あえて可変とする場
合には回路構成が複雑となシ、また、入力電圧が変化し
た場合、正しい変換結果が得られる葦での時間が長いと
いった欠点がある。
ただし、積分器２０入力電流の符号変化はＩＩ ＤＩＩ
ｒｌとしているため、２回となシ、積分器２０入力周波
数は低くなる。また、積分器出力の時間変化速度もＩＩ
Ｉ−ＩＩｒＩの値によ）一定速度以上で変化するため
、比較器３０入力電圧はクロックの１周期内で一定値以
上の値となシ、不感帯の影響などは電荷平衡形に比べて
少なくなる。更に、スイッチのオンとオフの切換え時間
の差の影響は切換え回数が２回と一定であるため、直線
性に影ｖを与えることはないといった利点がある。
ｒｌとしているため、２回となシ、積分器２０入力周波
数は低くなる。また、積分器出力の時間変化速度もＩＩ
Ｉ−ＩＩｒＩの値によ）一定速度以上で変化するため
、比較器３０入力電圧はクロックの１周期内で一定値以
上の値となシ、不感帯の影響などは電荷平衡形に比べて
少なくなる。更に、スイッチのオンとオフの切換え時間
の差の影響は切換え回数が２回と一定であるため、直線
性に影ｖを与えることはないといった利点がある。
本発明の目的は、電荷平衡形と帰還形パルス幅変調方式
の長所を活かし、かつ分解能の可変が容易なＡＤ変換回
路を提供することにある。
の長所を活かし、かつ分解能の可変が容易なＡＤ変換回
路を提供することにある。
本発明に係るＡＤ変換回路は、二つの値の電流を出力す
る第１の電流源及び絶対値が等しい正負の電流を出力す
る第２の電流源の出力電流と被変換電圧に比例した電流
を積分器で加算積分し、その出力電圧と基準電位を電圧
比較器で比較し、その結果を一定周期のクロックでサン
プリングしてフリップフロップに記憶する一方、前記ク
ロックを分周回路で分周しその出力によシ前記第２の電
流源の電流を等時間間隔で切換えるとともに、前記第１
の電流源全前記フリップフロップの出力で切換えて帰還
させ、前記フリップフロップの出力とクロックの論理積
出力であるノクルスを前記分周回路の出力の周期の整数
倍の時間、カウンタで計数し、ＡＩ）変換データとして
出力するものである。
る第１の電流源及び絶対値が等しい正負の電流を出力す
る第２の電流源の出力電流と被変換電圧に比例した電流
を積分器で加算積分し、その出力電圧と基準電位を電圧
比較器で比較し、その結果を一定周期のクロックでサン
プリングしてフリップフロップに記憶する一方、前記ク
ロックを分周回路で分周しその出力によシ前記第２の電
流源の電流を等時間間隔で切換えるとともに、前記第１
の電流源全前記フリップフロップの出力で切換えて帰還
させ、前記フリップフロップの出力とクロックの論理積
出力であるノクルスを前記分周回路の出力の周期の整数
倍の時間、カウンタで計数し、ＡＩ）変換データとして
出力するものである。
９−
〔発明の実施例〕
第６図は本発明の一実施例を示すもので、１は被変換電
圧Ｅａを受けるバッファ増幅器、２は積分器であり、前
記バッファ増幅器１の出方を前記被変換電圧Ｅ８に比例
した電流に変換する抵抗Ｒ６、演算増幅器ｏｐ、積分コ
ンデンサＣなどによ多構成している。３はこの積分器２
の出方電圧と基準電位Ｃ０Ｖ）’ｒ：比較する電圧比較
器４はこの比較器３の出力を一定周期のクロックパルス
でサンプリングし、記憶するフリップフロップ、５は第
１の電流スイッチ、６は二つの値、（例えばＩｒと零）
の電流全出方するｍｌの電流源であり、その切換えは前
記スイッチ５によって行う。
圧Ｅａを受けるバッファ増幅器、２は積分器であり、前
記バッファ増幅器１の出方を前記被変換電圧Ｅ８に比例
した電流に変換する抵抗Ｒ６、演算増幅器ｏｐ、積分コ
ンデンサＣなどによ多構成している。３はこの積分器２
の出方電圧と基準電位Ｃ０Ｖ）’ｒ：比較する電圧比較
器４はこの比較器３の出力を一定周期のクロックパルス
でサンプリングし、記憶するフリップフロップ、５は第
１の電流スイッチ、６は二つの値、（例えばＩｒと零）
の電流全出方するｍｌの電流源であり、その切換えは前
記スイッチ５によって行う。
７は前記フリップフロップ４の出力とクロックツ平ルス
の論理積をとるアンドゲート、８はこのダートの出力パ
ルスを計数するカウンタ、９Ｃ及び９ Ｃ’はタイムベ
ース設定回路（分周回路）であわ、例えば（Ａ）５の分
局比として縦続接続し、クロ、ツク・ｆルス全分周して
中間より後述１０− の第２の電流源の電流切換えに供する信号ＢＡＳＥ２を
取出し、後段の回路９Ｃ’の出力を前記カウンタ８を制
御する信号Ｃ０ＮＴＲ０Ｌとしている。即ち、第２の電
流源の切換えはクロック周期の２５倍の周期で行い、変
換時間は更にその２倍としている。
の論理積をとるアンドゲート、８はこのダートの出力パ
ルスを計数するカウンタ、９Ｃ及び９ Ｃ’はタイムベ
ース設定回路（分周回路）であわ、例えば（Ａ）５の分
局比として縦続接続し、クロ、ツク・ｆルス全分周して
中間より後述１０− の第２の電流源の電流切換えに供する信号ＢＡＳＥ２を
取出し、後段の回路９Ｃ’の出力を前記カウンタ８を制
御する信号Ｃ０ＮＴＲ０Ｌとしている。即ち、第２の電
流源の切換えはクロック周期の２５倍の周期で行い、変
換時間は更にその２倍としている。
１ノは第２の電流スイッチ、１２は第２の電流源であシ
、絶対値が等しい正負の電流Ｉ、 、 −１，ｆｆｉ出
力する。この第２の電流源１２の電流切換えは前記信号
ＢＡＳＥ Ｒを制御信号とする第２の電流スイッチ１１
によって等時間間隔で行うようにしている。
、絶対値が等しい正負の電流Ｉ、 、 −１，ｆｆｉ出
力する。この第２の電流源１２の電流切換えは前記信号
ＢＡＳＥ Ｒを制御信号とする第２の電流スイッチ１１
によって等時間間隔で行うようにしている。
なお、電流源は、第１図に示すものと同様なものを用込
るか、あるいは第７図に示すようにＣＭＯＳバッファ１
３基準となる電圧ダイオード１４抵抗１５などによシミ
光スイツチを含めた構成とする。
るか、あるいは第７図に示すようにＣＭＯＳバッファ１
３基準となる電圧ダイオード１４抵抗１５などによシミ
光スイツチを含めた構成とする。
次に動作について述べる。クロックツ４ルスがタイムペ
ース設定回路９Ｃに加わると、その出力としてクロック
周期の２５倍の周期の信号ＢＡＢＥ、？が生じ（第８図
参照）、その後段のタイムペース設定回路９ Ｃ’には
更にその２５倍の周期の信号Ｃ０ＮＴＲ０Ｌが生じる。
ース設定回路９Ｃに加わると、その出力としてクロック
周期の２５倍の周期の信号ＢＡＢＥ、？が生じ（第８図
参照）、その後段のタイムペース設定回路９ Ｃ’には
更にその２５倍の周期の信号Ｃ０ＮＴＲ０Ｌが生じる。
信号ＢＡＳＥ ２によシ第２のスイッチ１１が等時間間
隔で切換わる。つまり、第２の電流源１２の電流Ｉ、−
Ｉ の切換えが行８ Ｂ われる。
隔で切換わる。つまり、第２の電流源１２の電流Ｉ、−
Ｉ の切換えが行８ Ｂ われる。
一方、比較器３の出刃がクロックによりサンプリングさ
れ、フリッノフロップ４に記憶されておシ、フリッノフ
ロップ４の出力がダート制御信号としてアンドゲート７
に、スイッチ制御信号ＳＷ２として第１のスイッチ５に
それぞれ供給され、これにより第１の電流源６の電流切
換え、つまりＩｒと零の切換えが行われる。
れ、フリッノフロップ４に記憶されておシ、フリッノフ
ロップ４の出力がダート制御信号としてアンドゲート７
に、スイッチ制御信号ＳＷ２として第１のスイッチ５に
それぞれ供給され、これにより第１の電流源６の電流切
換え、つまりＩｒと零の切換えが行われる。
このような電流源６，１２０電流切換えに応じた両電流
源６，１２の出力電流と被変換電圧Ｅに比例した電流が
積分器２で加算積分され、その出力Ｊ′ｌ：第８図のＩ
ＮＴ ２のように変化する。
源６，１２の出力電流と被変換電圧Ｅに比例した電流が
積分器２で加算積分され、その出力Ｊ′ｌ：第８図のＩ
ＮＴ ２のように変化する。
このとき、アンドゲート７の出カッｆルスＡＮＤ２がカ
ウンタ８で計数され変換データＥ、が出力される。この
実施例では１０ビツトの分解能金持つことになる。
ウンタ８で計数され変換データＥ、が出力される。この
実施例では１０ビツトの分解能金持つことになる。
なお、上記実施例では、第１の電流源６は工、と零との
２値の電流を出力するものとしたが、■ と−工 とす
れば正負の入力電圧に対するＡＤｒ ｒ 変換となシ、また、一般に■ｙｌ＃ Ｉｒ２の２値電流
とすれば、Ｒ３・工ｒ１とＲ８・■、２の間の電圧を変
換することになる。但し、積分器から電流をシンクする
向きを正とした場合である。
２値の電流を出力するものとしたが、■ と−工 とす
れば正負の入力電圧に対するＡＤｒ ｒ 変換となシ、また、一般に■ｙｌ＃ Ｉｒ２の２値電流
とすれば、Ｒ３・工ｒ１とＲ８・■、２の間の電圧を変
換することになる。但し、積分器から電流をシンクする
向きを正とした場合である。
本発明によれば、積分器入力波形の基本周期はクロック
周期の２５倍であシ、また）積分器出力の時間変化量も
ＩＩＩＩＩ−ＩＩ １の値に応じて一定値以上が確保さ
れるため、電荷平衡形ＡＤ変換回路の積分器及び比較器
の条件が緩和される。
周期の２５倍であシ、また）積分器出力の時間変化量も
ＩＩＩＩＩ−ＩＩ １の値に応じて一定値以上が確保さ
れるため、電荷平衡形ＡＤ変換回路の積分器及び比較器
の条件が緩和される。
また、電流源の切換え回数は共に２５回と一定であり、
オン、オフの時間差が直線性に影響を及ぼすことはなく
、シかも入力信号が変化した場合の応答は、変換時間の
長さのうちで２６回積分器の出力を零へ収束させるフィ
ートノ９ツクを行うため、帰還形ノ音ルス幅変調方式の
ＡＤ変換回１３− 路よりも速い。更に、第２の電流源の切換え周期（＝＝
： ２５ Ｘクロ、り周期）内で発生する残留電荷は、
クロックと同期して切換えているため、逐次補正されて
最終的に±１カウント以内である。
オン、オフの時間差が直線性に影響を及ぼすことはなく
、シかも入力信号が変化した場合の応答は、変換時間の
長さのうちで２６回積分器の出力を零へ収束させるフィ
ートノ９ツクを行うため、帰還形ノ音ルス幅変調方式の
ＡＤ変換回１３− 路よりも速い。更に、第２の電流源の切換え周期（＝＝
： ２５ Ｘクロ、り周期）内で発生する残留電荷は、
クロックと同期して切換えているため、逐次補正されて
最終的に±１カウント以内である。
換言すれば、電荷平衡形と帰還形ノ４ルス幅変調方式の
欠点を取シ除き、両者の長所を取シ入れたことＫなる。
欠点を取シ除き、両者の長所を取シ入れたことＫなる。
しかも、カウンタの計数長及びタイムペースの後段の計
数長を変更するだけで分解能を変えることが可能であり
、比較的簡単に可変分解能の構成とすることができる。
数長を変更するだけで分解能を変えることが可能であり
、比較的簡単に可変分解能の構成とすることができる。
第１図は電荷平衡形ＡＤ変換回路の基本構成を示すプロ
、り図、第２図は同変換回路の概略構成を示すブロック
図、第３図は同変換回路の各部の波形図、第４図は帰還
ノ４ルス幅変調方式のＡＤ変換回路の概略構成を示すブ
ロック図、第５図は同変換回路の各部の波形図、第６図
は本発明に５係るＡＤ変換回路の一実施例を示すブロッ
ク図、第７図は同実施例における電流源の１４− −例を示すブロック図、第８図は同実施例の動作説明の
ための各部の波形図である。 ２・・・積分器、３・・・電圧比較器、４・・・７す、
プフロッグ、５・・・第１の電流スイッチ、６・・・第
１の電流源、７・・・アンドｆ−）、８・・・カウンタ
、９Ｃ及び９ Ｃ’・・・タイムベース設定回路（分周
回路）、１ノ・・・第３の電流スイッチ、１２・・・第
２の電流源。 出願人代理人 弁理士 鈴 江 武 彦１５− 弓 田
、り図、第２図は同変換回路の概略構成を示すブロック
図、第３図は同変換回路の各部の波形図、第４図は帰還
ノ４ルス幅変調方式のＡＤ変換回路の概略構成を示すブ
ロック図、第５図は同変換回路の各部の波形図、第６図
は本発明に５係るＡＤ変換回路の一実施例を示すブロッ
ク図、第７図は同実施例における電流源の１４− −例を示すブロック図、第８図は同実施例の動作説明の
ための各部の波形図である。 ２・・・積分器、３・・・電圧比較器、４・・・７す、
プフロッグ、５・・・第１の電流スイッチ、６・・・第
１の電流源、７・・・アンドｆ−）、８・・・カウンタ
、９Ｃ及び９ Ｃ’・・・タイムベース設定回路（分周
回路）、１ノ・・・第３の電流スイッチ、１２・・・第
２の電流源。 出願人代理人 弁理士 鈴 江 武 彦１５− 弓 田
Claims (2)
- （１）二つの値の電流を出力する第１の電流源と、絶対
値が等しい正負の電流を出力する第２の電流源と、被変
換電圧に比例した電流と前記第１及び第２の電流源の出
力電流を加算積分する積分器と、この積分器の出力電圧
と基準電位とを比較する電圧比較器と、この電圧比較器
の出力を一定周期のクロックパルスでサンプリングし記
憶するフリップ７０ツブと、前記クロックパルスを分周
する分周回路と、前記フリップフロップの出力を制御信
号として前記クロックパルスの通過、阻止を制御するダ
ート回路と、このダート回路の出力パルスを計数するカ
ウンタとを備え、前記第２の電流源の電流を前記分周回
路の出力信号によシ等時間間隔で切換えるとともに、前
記第１の電流源の電流を前記クリップフロッグの出力で
切換えて帰還させ、前記ダート回路の出力パルスを前記
分周回路の出方の周期の整数債の時間、前記カウンタで
計数し、ＡＤ変換データとして出力することに％徴とす
るＡＤ変換回路。 - （２）前記カウンタ及び前記分周回路の出刃の周期の整
数倚の時間幅のカウンタ制御信号を作３分周回路として
、可変計数長のものを用いた特許請求の範囲第１項記載
のＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16591683A JPS6058721A (ja) | 1983-09-09 | 1983-09-09 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16591683A JPS6058721A (ja) | 1983-09-09 | 1983-09-09 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058721A true JPS6058721A (ja) | 1985-04-04 |
| JPS6354250B2 JPS6354250B2 (ja) | 1988-10-27 |
Family
ID=15821443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16591683A Granted JPS6058721A (ja) | 1983-09-09 | 1983-09-09 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566766U (ja) * | 1992-02-20 | 1993-09-03 | 株式会社三協精機製作所 | クリーニング機構付きローラ送り装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640536A (en) * | 1979-09-10 | 1981-04-16 | Hitachi Cable Ltd | Injection machine for long rubber, plastic body |
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
-
1983
- 1983-09-09 JP JP16591683A patent/JPS6058721A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640536A (en) * | 1979-09-10 | 1981-04-16 | Hitachi Cable Ltd | Injection machine for long rubber, plastic body |
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566766U (ja) * | 1992-02-20 | 1993-09-03 | 株式会社三協精機製作所 | クリーニング機構付きローラ送り装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354250B2 (ja) | 1988-10-27 |
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