JPS6058740A - 自己同期形スクランブラ - Google Patents
自己同期形スクランブラInfo
- Publication number
- JPS6058740A JPS6058740A JP58166541A JP16654183A JPS6058740A JP S6058740 A JPS6058740 A JP S6058740A JP 58166541 A JP58166541 A JP 58166541A JP 16654183 A JP16654183 A JP 16654183A JP S6058740 A JPS6058740 A JP S6058740A
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- Japan
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- shift register
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- adder
- output
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は自己同期形スクランブラに係り、線形レジスタ
回路のシフトレジスタの内容が全て１０１または１１１
で、かつ入力パルス信号の状態に変化が無い場合に起こ
るスクランブラのパルス発生停止を防止する自己同期形
スクランブラに関する。
回路のシフトレジスタの内容が全て１０１または１１１
で、かつ入力パルス信号の状態に変化が無い場合に起こ
るスクランブラのパルス発生停止を防止する自己同期形
スクランブラに関する。
（ｂ） 従来技術と問題点
ＰＣＭ伝送系において、タイミング情報の保持と中継系
ジッタ抑圧に対し、伝送符号列にスクランブルを施すこ
とが有効であることが知られている。このスクランブル
４施す回路スクランブラにはリセット形スクランブラと
自己同期形スクランブラの２種類がある。いずれの形式
も原理的にはＭ系列ｅＭ（Ｍａｘｉｍａｌ Ｐｅｒｉｏ
ｄ ５ｅｑｕｅｎｃｅ 、最大周期系列の略で、一種の
擬似ランダム符号列）と伝送しようとする原パルス列ｅ
、との間に１排他的ＯＲ（オア）１演算を行うものであ
る。
ジッタ抑圧に対し、伝送符号列にスクランブルを施すこ
とが有効であることが知られている。このスクランブル
４施す回路スクランブラにはリセット形スクランブラと
自己同期形スクランブラの２種類がある。いずれの形式
も原理的にはＭ系列ｅＭ（Ｍａｘｉｍａｌ Ｐｅｒｉｏ
ｄ ５ｅｑｕｅｎｃｅ 、最大周期系列の略で、一種の
擬似ランダム符号列）と伝送しようとする原パルス列ｅ
、との間に１排他的ＯＲ（オア）１演算を行うものであ
る。
リセット形スクランブラは決められたタイミングで線形
帰還形シフトレジスタ（以下帰還形シ７プルを行い元の
入力パルス信号を得る。このタイミングをとる送信受信
でフレーム同期を行う必要があり、このため回路規模が
大きくなる。
帰還形シフトレジスタ（以下帰還形シ７プルを行い元の
入力パルス信号を得る。このタイミングをとる送信受信
でフレーム同期を行う必要があり、このため回路規模が
大きくなる。
次に、従来の自己同期形スクランブラの一実施例を図を
用いて説明する。第１図は従来の自己同期形スクランブ
ラの一実施例構成例である。同図において、１は帰還形
シフトレジスタ、２−１〜２−５はシフトレジスタユニ
ット、３は第１加算器、４は入力端子、５は第２加算器
、６は入力端子、７は出力端子を示す。
用いて説明する。第１図は従来の自己同期形スクランブ
ラの一実施例構成例である。同図において、１は帰還形
シフトレジスタ、２−１〜２−５はシフトレジスタユニ
ット、３は第１加算器、４は入力端子、５は第２加算器
、６は入力端子、７は出力端子を示す。
第２図は従来のビデオ信号とそのスクランブル信号を示
す。同図は横軸は時間、縦軸はレベルを示す。
す。同図は横軸は時間、縦軸はレベルを示す。
第２図において、（ａ）はアナログのビデオ信号。
（ａ）−１は水平同期信号、（ａ）−２はビデオ信号、
（ｂ）はアナログのビデオ信号（ａ）をＰＣＭ符号化し
たもの、図中（ｂ）−１は水平同期信号区間、（Ｃ）は
波形（ｂ）１、、−４波形を拡大したもの、図中ＴＨは
しきい値の範囲を示す。
（ｂ）はアナログのビデオ信号（ａ）をＰＣＭ符号化し
たもの、図中（ｂ）−１は水平同期信号区間、（Ｃ）は
波形（ｂ）１、、−４波形を拡大したもの、図中ＴＨは
しきい値の範囲を示す。
第１図において、シフトレジスタ２−１〜２−５と第１
加算器よｐ構成される帰還形シフトレジスタ１（以下Ｐ
Ｎ発生器と称す）の入力端子４には入力端子６より入力
した入力パルス信号が第２加算器５を経て入力され、Ｍ
系列ｅＭと入力パルス列との間に排他的ＯＲ（オア）演
算が行われ、入力パルス信号をスクランブルし、出力端
子７よシ送出する。この場合人力パルス信号が同一符号
列が連続するとＰＮ発生器はパルス発生を停止する。
加算器よｐ構成される帰還形シフトレジスタ１（以下Ｐ
Ｎ発生器と称す）の入力端子４には入力端子６より入力
した入力パルス信号が第２加算器５を経て入力され、Ｍ
系列ｅＭと入力パルス列との間に排他的ＯＲ（オア）演
算が行われ、入力パルス信号をスクランブルし、出力端
子７よシ送出する。この場合人力パルス信号が同一符号
列が連続するとＰＮ発生器はパルス発生を停止する。
上記の自己同期形では同期操作は不要であ多回路構成も
簡単であるが、入力パルス信号の状態によってＰＮ発生
器の状態が変化するので、入力パルス信号の状態によっ
てはＰＮ発生器が全１１１ま３− たけ全ｗＯａで停止してしまうことがある。
簡単であるが、入力パルス信号の状態によってＰＮ発生
器の状態が変化するので、入力パルス信号の状態によっ
てはＰＮ発生器が全１１１ま３− たけ全ｗＯａで停止してしまうことがある。
また、第２図（ＩＬ）に示すビデオ信号の水平及び垂直
同期信号のように一定区間、同一レベルを持つ信号をＰ
ＣＭに符号化して伝送し、自己同期形スクランブラで上
記ビデオ信号をスクランブルして伝送する場合、第２図
（ｂ）−１に示す水平同期信号の区間では同一符号が連
続するので、この区間でＰＮ発生器のパルスが停止し、
スクランブルは停止して、第２図（ｃ）−１に示す如く
なる０しかし、第２図（ｅ）に示す如きスクランブルさ
れた水平同期信号が直流阻止形伝送路の静電容量成分に
よって微分され、第２図（ｄ）−１に示す如き入力パル
ス信号は包絡線の微分波形となるこの波形は誤り符号を
発生すると共に、しきい値の範囲ＴＨにかかりスクラン
ブルされた入力パルス信号のエラーはバースト的に発生
する期間が多くなる。
同期信号のように一定区間、同一レベルを持つ信号をＰ
ＣＭに符号化して伝送し、自己同期形スクランブラで上
記ビデオ信号をスクランブルして伝送する場合、第２図
（ｂ）−１に示す水平同期信号の区間では同一符号が連
続するので、この区間でＰＮ発生器のパルスが停止し、
スクランブルは停止して、第２図（ｃ）−１に示す如く
なる０しかし、第２図（ｅ）に示す如きスクランブルさ
れた水平同期信号が直流阻止形伝送路の静電容量成分に
よって微分され、第２図（ｄ）−１に示す如き入力パル
ス信号は包絡線の微分波形となるこの波形は誤り符号を
発生すると共に、しきい値の範囲ＴＨにかかりスクラン
ブルされた入力パルス信号のエラーはバースト的に発生
する期間が多くなる。
このためテレビ画面にエラーが重畳され、画面がチラッ
ク等の欠点を生ずる０ （Ｃ）発明の目的 本発明は上記問題点に鑑み、その欠点を解決す４− るために、入力パルス信号が同一符号の連続に際しても
スクランブル用ＰＮ発生器のパルス発生停止が起らない
自己同期形スクランブラを提供することを目的とする。
ク等の欠点を生ずる０ （Ｃ）発明の目的 本発明は上記問題点に鑑み、その欠点を解決す４− るために、入力パルス信号が同一符号の連続に際しても
スクランブル用ＰＮ発生器のパルス発生停止が起らない
自己同期形スクランブラを提供することを目的とする。
（ｄ） 発明の構成
本発明は前記目的を達成するために、
算器を軽て入力に帰還され、入力パルス信号は該第２加
算器を経て伝送路に出力されてなる自己同期形スクラン
ブルにおいて、前記シフトレジスタの全ての出力が１０
１または１１１の状態の時、該シフトレジスタの出力を
所定のシフトレジスタユニットに帰還することによシ、
該シフトレジスタに１１１箇たは１０１を書き込む手段
を設けたことを特徴とする。
算器を経て伝送路に出力されてなる自己同期形スクラン
ブルにおいて、前記シフトレジスタの全ての出力が１０
１または１１１の状態の時、該シフトレジスタの出力を
所定のシフトレジスタユニットに帰還することによシ、
該シフトレジスタに１１１箇たは１０１を書き込む手段
を設けたことを特徴とする。
（２）上記において、シフトレジスタの全ての出力がＭ
ｏ２マたは１１ｍの状態の時、該シフトレジスタに数ビ
ットの１１１または１０１を書き込むことを特徴とする
。
ｏ２マたは１１ｍの状態の時、該シフトレジスタに数ビ
ットの１１１または１０１を書き込むことを特徴とする
。
（ｅ） 発明の実施例
以下、本発明の自己同期形スクランブラの一実施例を図
を用いて説明する。第３図は本発明の自己同期形スクラ
ンブラの一実施例構成図を示す。
を用いて説明する。第３図は本発明の自己同期形スクラ
ンブラの一実施例構成図を示す。
第３図において第１図と同一番号、同一符号は同一部材
を示す。
を示す。
第３図において、８，９はＡＮＤ（アンド）ゲート、１
０は帰還形シフトレジスタ（以下ＰＮ発ソ護レジスタユ
ニット２−１に入力する。ＰＮ発生器入力端子４に帰還
され、各シフトレジスタユニット２−１〜２−５のＱ端
子の出力はＡＮＤ （アンド）ゲート８を経てシフトレ
ジスタユニット２−１のＲ（リセット）端子に入力され
、また各シフトレジスタユニット２−１〜２−５のＱ端
子の出力はＡＮＤ（アンド）ゲート９を経てシフトレジ
スタユニット２−１のＳ（セット）端子に入力されてい
る。
０は帰還形シフトレジスタ（以下ＰＮ発ソ護レジスタユ
ニット２−１に入力する。ＰＮ発生器入力端子４に帰還
され、各シフトレジスタユニット２−１〜２−５のＱ端
子の出力はＡＮＤ （アンド）ゲート８を経てシフトレ
ジスタユニット２−１のＲ（リセット）端子に入力され
、また各シフトレジスタユニット２−１〜２−５のＱ端
子の出力はＡＮＤ（アンド）ゲート９を経てシフトレジ
スタユニット２−１のＳ（セット）端子に入力されてい
る。
以上の如き回路構成において、入力端子６に入力された
第２図（ｂ）に示す如きＰＣＭ符号化されたビデオ信号
は第２加算器５に入力し、ＰＮ発生器１０より発生する
Ｍ系列によってスクランブルされ、第４図に示す如きビ
デオ信号−帯にスクランブルされたビデオ信号を出力端
子７よシ出力する。
第２図（ｂ）に示す如きＰＣＭ符号化されたビデオ信号
は第２加算器５に入力し、ＰＮ発生器１０より発生する
Ｍ系列によってスクランブルされ、第４図に示す如きビ
デオ信号−帯にスクランブルされたビデオ信号を出力端
子７よシ出力する。
上記のスクランブルの過程において同期信号（ｂ）−１
のタイミングの時、ＰＮ発生器１０の各シフトレジスタ
ユニット２−１〜２−５のＱ端子の出力は７− １のＱ出力を１０１にし、前記同様ＰＮ発生器１０の全
１１１で停止することを防ぐ。
のタイミングの時、ＰＮ発生器１０の各シフトレジスタ
ユニット２−１〜２−５のＱ端子の出力は７− １のＱ出力を１０１にし、前記同様ＰＮ発生器１０の全
１１１で停止することを防ぐ。
第５図は本発明の他の実施例の構成図を示す。
同図は第３図の実施例のＡＮＤ （アンド）ゲート８の
出力を複数のシフトレジスタユニット２−１゜２−２．
２−４の夫々のＲ（リセット）端子に帰還しＡＮＤ（ア
ンド）ゲート９の出力を前記シフトレジスタユニットの
Ｓ（セット）端子に帰還させたもので、これによ、ＤＰ
Ｎ発生器１１０入力が全１１１または全１０１になって
も、ＡＮＤ（アンド）ゲート８及び９の出力によって、
これに対応する所定のシフトレジスタユニットをセット
またはリセットしてＰＮ発生器１１が停止されるのを防
止する。
出力を複数のシフトレジスタユニット２−１゜２−２．
２−４の夫々のＲ（リセット）端子に帰還しＡＮＤ（ア
ンド）ゲート９の出力を前記シフトレジスタユニットの
Ｓ（セット）端子に帰還させたもので、これによ、ＤＰ
Ｎ発生器１１０入力が全１１１または全１０１になって
も、ＡＮＤ（アンド）ゲート８及び９の出力によって、
これに対応する所定のシフトレジスタユニットをセット
またはリセットしてＰＮ発生器１１が停止されるのを防
止する。
８−
出来る。
’、’、＋：ｌ“第１図は従来の自己同期形へクラ・ク
ラ、第２＠３図は本発明の実施例、第４図は本発明のス
クランブル信号、第５図は本発明の他の実施例を示す０ 図中、１はＰＮ発生器、２−１〜２−５はシフトレジス
タユニット、３は詔１加算器、４．６は入力端子、５は
第２加算器、７は出力端子、８．９はＡＮＤ（アンド）
ゲー）、１０．１１はＰＮ発生器を示す。
ラ、第２＠３図は本発明の実施例、第４図は本発明のス
クランブル信号、第５図は本発明の他の実施例を示す０ 図中、１はＰＮ発生器、２−１〜２−５はシフトレジス
タユニット、３は詔１加算器、４．６は入力端子、５は
第２加算器、７は出力端子、８．９はＡＮＤ（アンド）
ゲー）、１０．１１はＰＮ発生器を示す。
Claims (2)
- （１）複数のシフトレジスタユニットよりなるシフトレ
ジスタと第１加算器よ〕構成される線形レジスタ回路の
出力は第１加算器を介し、第２加算器を経て入力に帰還
され、入力パルス信号は該第２加算器を経て伝送路に出
力されて力る自己同期形スクランブルにおいて、前記シ
フトレジスタの全ての出力が１０１または１１″の状態
の時、該シフトレジスタの出力を所定のシフトレジスタ
ユニットに帰還することによシ該シフトレジスタに１１
１または１０１を書き込む手段を設けたことを特徴とす
る自己同期形スクランブラ。 - （２）上記においてシフトレジスタの全ての出力が８０
１または１１１の状態の時１、該シフトレジスタに数ビ
ットのＩＩ Ｍまたは１０１を書き込むことを特徴とす
る特許請求の範囲第１項記載の自己同期形スクランブラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166541A JPS6058740A (ja) | 1983-09-12 | 1983-09-12 | 自己同期形スクランブラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166541A JPS6058740A (ja) | 1983-09-12 | 1983-09-12 | 自己同期形スクランブラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058740A true JPS6058740A (ja) | 1985-04-04 |
| JPH0137056B2 JPH0137056B2 (ja) | 1989-08-03 |
Family
ID=15833188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166541A Granted JPS6058740A (ja) | 1983-09-12 | 1983-09-12 | 自己同期形スクランブラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058740A (ja) |
-
1983
- 1983-09-12 JP JP58166541A patent/JPS6058740A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0137056B2 (ja) | 1989-08-03 |
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