JPS6058743A - シリアルバスインタ−フエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は計算機のＣＰＵ　（中央処理装置）とＰＩｌｏ
（プロセス入出力装置）間のデータ転送に好適なシリア
ル・インターフェースに関する。

〔発明の背景〕

従来技術を第１図及び第２図に示す。従来数台のユニッ
トの範囲において、ＣＰＵとＰＩｌｏはバスにより接続
されている（第１図）。すなわちＣＰＵＩとプロセス入
力装置２とプロセス出力装置３のハードウェアがあり、
この間がアドレスバス１０、双方向のデータバス１１と
制御用バス１２で接続されている。

各ＰＩ１０のインターフェース部の回路例を第２図に示
す。

本回路はアドレスバス１０、データバス１１、制御用バ
ス１２を介してＣＰＵから迭られてくるデータをレジス
タ４２に取り込むだめのものである。アドレスバス１０
上のアドレスとアドレス設定回路４５（通常小型のスイ
ッチ群により設定）の出力である設定アドレスバス２７
の両者をアドレス判別回路４０に入力する。

アドレス判別回路４０は両人力データの比較を行ない２
両者が一致している時には、アドレス一致信号２８を出
力する。

制御用バス１２信号とアドレス一致信号２８より、制御
回路４１は出力データバス上のデータを取シ込むタイミ
ングを検出し、ゲートコントロール信号２５、セット信
号２６を出力する。これらの信号によシ、ゲート４３が
開かれ、レジスタ４２にデータが取シ込まれる。

その後、出力回路４４を介してプロセスに出力する。

本例に示すごとく、アドレスの一致判定機能。

複雑なタイミングの制御を行なうタイミング制御回路及
びパスラインとプロセス入力装置を分離するゲート回路
が必要である。これらの回路は各ＰＩ１０毎に持ってお
り１部品点数及び信号線の増加の原因となっていた。

〔発明の目的〕

本発明の目的はバスをシリアル化し、かつ、アドレス情
報を送出しないことにより、アドレス一致判定回路、タ
イミング回路、ゲート回路を取シ除くことができる、バ
ス・インターフェースを提供するにある。

〔発明の概要〕

本発明は、シフト機能を用いバスのシリアル化を図り、
ＰＩｌｏの実装情報を自動的に収集し、この収集結果に
基づき、最小時間で効率良く、シかも信頼性を向上させ
つつ、データの取り込み、送出をサイクリックに行なう
ようにしたものである。

〔発明の実施例〕

本発明の実施例を第３図ないし第５図に示す。

従来例と比べ、ＣＰＵＩとプロセス入出力装置２及び３
との間に、バスコントローラ４が入っている。バスコン
トローラ４とプロセス入出力装置２及び３０間は、シリ
アルバスにて接続されておシ、かつ、各プロセス入出力
装置２及び３のインターフェース部は、シフトレジスタ
５０で構成されている。

第３図にてプロセス入出力装置２及び３の説明を、また
第４図及び第５図にてバスコントローラ４の説明を行な
う。

まずプロセス入力装置２について説明する。バスインタ
ーフェース信号は、シフトレジスタ５゜をシフトするク
ロック信号２０、プロセス入力装置２からのデータを転
送する入力データ信号２１及びシフトレジスタ５０にデ
ータを格納するためのセット信号２３の３本の信号線で
ある。

まずセット信号２３を出力する。

この信号は入力回路５２を介して、プロセスから情報を
シフトレジスタ５０に格納する（説明の簡略のため各プ
ロセス入力装置は１バイト分の情報をもっているものと
する。複数のバイトを持つものは、複数個のシフトレジ
スタをシリアルに接続するだけで、同様に処理できる。

）。

この状態で各プロセス入力装置２のシフトレジスタ５０
には、ＣＰＵＩに転送するデータが入っている。データ
の信頼性を確保するため、パリティビット生成回路５４
にてパリティビットを付加する。この後、クロック信号
２０列が出力され、これによシシフトレジスタ５０群は
、シリアルに接続されているので、シフトレジスタ内の
データは、順次バスコントローラ４に入っていく。

全ビット分のシフトが終了すると、全入力情報がバスコ
ントローラ４に転送されたことになる。

次に再びセット信号２３を出力し、上述の繰シ返しとな
る。

次にプロセス出力装置３の場合について説明する。

この場合には、入力データ信号の代わりに出力データ信
号２２を用い、出力用セット信号２４及び入力と同一の
クロック信号２０を使用する。

バスコントローラ４は、出力データ信号２２をクロック
信号２０に同期畑せ出力する。入力側同様、シフトレジ
スタ５０群は、シリアルに接続されており、クロック信
号２０によシ順次シフトされる。

ハスコントローラ４より最遠のシフトレジスタ５０にデ
ータがシフトされると、セット信号２４を出力する。こ
の信号によυ、各シフトレジスタ５０の値は、各プロセ
ス出力装置３のレジスタ５１に格納される。データの信
頼性を確保するため転送データ内にパリティビットを含
めて転送し、レジスタ５１に格納する際にパリティチェ
ック５５を行ない、エラー検出時にはＡＮＤゲート５６
でサプレスし格納しない。これらの処理はサイクリック
に行なっているため、エラー検出時には、データの更新
が１サイクル遅れるのみである。

また、パリティ回路は無くても当然使用可能である。

次にプラグインの判別について説明する。

システムを起動するに際し実装されているプラグインの
枚数及び種類の判別を行うことが必要である。そこでプ
ロセス入力装置２とバスコントローラ４との間で、プラ
グインの検出１判別がどのように行われるか具体的に次
に述べる。

第３図の入力データ信号（往路）２５は各プロセス入力
装置２に接続されており、各プロセス入力装置２には最
遠端のプラグインを検出するための最終判定信号２８が
ある。次段にプラグインが有れば最終判定信号２８は１
Ｌ”レベルに保たれ、トライステートゲート５９は閉じ
られプラグインからのシフト信号を受信する（第３図、
プロセス入力装置２）。最遠端のプラグインの場合には
プルアップ抵抗１００によシ最終判定信号２８は＠Ｈ″
レベルに保たれ、入力データ信号（往路）２５に接続さ
れる。

以上のようにバスコントローラ４からの信号は入力デー
タ信号（往路）２５を通り、最遠端のトライステートゲ
ート５９％シフトレジスタ５０゜入力データ信号２１、
シフトレジスタ５０、入力データ信号２１．・・・・・
・、シフトレジスタ５０、バスコントローラ４という一
巡ループを伝達することになる。

プラグイン判別の動作として、プラグイン種別コードロ
ード信号２７が出力されるが、この信号によシ各りラグ
イン内の種別コード発生回路５７のデータがシフトレジ
スタ５０にセットされる。

（プロセス入力装置２には入力データと種別コードを切
換えるためマルチプレクサ５８が入っている。）次の動
作としてバスコントＩ：ｌ−、７４内（７）２ボートメ
モリ６０（第４図）に認識コード（種別コードとは異な
るコード）を格納し、発振停止信号２８を解除すると、
クロック信号２０が出方される。この信号でシフトレジ
スタ５０のデータを一巡させ、２ボートメモリに格納し
た認識コードの検出で一巡したことの判定を行なう。

これらの動作によシ全プラグインのプラグイン（９〕 種別コードを収集することが出来、実装されていルブラ
ゲイン枚数と種類の判別が出来る。このことから必要転
送ビット数が算出され、これを用いて効率良いサイクリ
ック転送が出来る。

一方プロセス出力装置３については、シフトレジスタ５
０上をデータが逆にシフトするのみで、はぼ同一処理と
なる。プロセス出力装置３とバスコントローラ４との間
では、バスコントローラ４（第３図）、シフトレジスタ
５０．出力データ信号２２．シフトレジスタ５０．・・
印・、シフトレジ１’５０（最遠端のプロセス出力装置
３）、）ライステートゲート５９、出力データ信号（帰
路）２６％バスコントローラ４という一巡ループが形成
されている。

第４図にプロセス出方装置３に対するバスコントローラ
４の詳細ブロック図を、第５図にプロセス入力装置２に
対するバスコントローラ４の詳細ブロック図を示す。

最初に第４図について説明する。ＣＰＵＩは初期設定と
して転送すべきデータ数をレジスタ６５（１０） に設定し、バスコントローラは、この値を基にしてサイ
クリック動作を行なう。すなわち、発振器６２は一定周
波数で、クロック信号２０を出力する。次にカウンタ６
３は、１バイト分（８ビツト＋１パリテイ）である９個
のクロック信号を計測し、９クロック信号毎に格納信号
３３を出力する。

この信号はカウンタ６４を１回カウントダウンし、シフ
トレジスタ６１にロード信号を印加する。つま９カウン
タ６４の示すカクンタ値は転送すべきデータ数及び２ボ
ートメモリ６０のアドレス信号３１となっている。

このアドレス信号３１の示す２ボートメモリ６０の内容
はシフトレジスタ６１に格納され、この格納されたデー
タは、クロック信号２０によハＩＩ次プロセス出力装置
３に転送される。

カウンタ６４はレジスタ６５の値３２をロードした後、
カウントダウンを行なっているが、カウント値がＯにな
るとセット信号２４を出力する。

この信号はプロセス出力装置３０セツト信号になると共
に、レジスタ６５の値をカウンタ６４に再（１１） セットする。

以上のようにしてサイクリック転送を行なうがデータの
信頼性を確保するためＣＰＵＩより２ボートメモリ６０
にデータを格納する際、パリティ生成回路６６にて生成
したパリティビット３４を付加している。

次にプロセス入力装置２に対するバスコントローラ（第
５図）について説明する。

２ボートメモリ７０にデータを格納する際、パリティチ
ェック回路７２にてチェックを行ない、正常時のみメモ
リに格納することとしているが、サイクリック動作のた
め、エラーを検出した場合には、１サイクル分のデータ
の格納が遅くなるだけである。

最後にレジスタ７６（第５図）について述べる。

レジスタ７６はプラグイン種別コードの制御１発振器６
２及びカラｙり６３の制御を行うためのデータをＣＰＵ
Ｉから受けとる。

すなわち、プロセス入力装置とプロセス出力装置で個別
に取込むためのデータを、ＣＰＵＩの指（１２） 示に従ってレジスタ７６に格納し、ゲート切換信号２９
で入力データ信号２１又は出力データ信号（帰路）２６
に切換えることにより、入出力装置からの種別コードが
使用てれる。

また発振器６２、カウンタ６３は、レジスタ７６を介し
てＣＰＵＩからの発振停止信号２８を入力すると、発振
を停止し、カウンタはリセット状態となる。

〔発明の効果〕

本発明によれば、シリアルバス化が実現され。

バスの信号本数を大巾に削減でき、がつアトＩノス情報
の送出を不要とすることができるので、プロセス入出力
装置の部品点数の削減が可能となシ、信頼性が向上し、
効率良くデータの送受ができる効果がある。

【図面の簡単な説明】

第１図は従来の実施例の構成図、第２図は従来のバスイ
ンタフェースの回路図、第３図は本発明の実施例の構成
図、第４図は本発明の出方系パスコントローラの回路図
、第５図は本発明の入力系（１３） バスコントローラの回路図をそれぞれ示す。 １・・・ＣＰＵ、２・・・プロセス入方装！、３・・・
プロセス入出力装置転送 ック信号％　２１・・・入力データ信号、２２・・・出
力データ信号％　２３・・・入力用セット信号、２４・
・・出力用セット信号、２５・・・入力データ信号（往
路）％２６・・・出力データ信号（帰路）、３３・・・
格納信号、３５・・・データハス、３６・・・アドレス
バス％　３７・・・データ数、３８・・・パリティチェ
ック信号％３９・・・ライト信号、５０川シフトレジス
タ、５９・・・トライステートゲート、６Ｑ・・・２ボ
一トメモリ％　６１・・・シフトレジスタ、７０・・・
２ボートメモリ、７１・・・シフトレジスタ％　７３・
・・ＡＮＤゲ−）、７４・・・（１４） ｙｚｌＩｆｌ １２　図

Claims (1)

1. 【特許請求の範囲】 １、　中央処理装置とシフトレジスタを有する入力装置
   又は出力装置とを接続するインターフェースにおいて、
   前記入力装置のシフトレジスタの内容を受信し又は前記
   出力装置のシフトレジスタへその内容を送信するシフト
   レジスタと、該シフトレジスタからの内容を格納し又は
   該シフトレジスタへ送信する内容を格納して前記中央処
   理装置とのデータの受渡しを行うメモリと、前記中央処
   理装置からの初期設定値に基づいて転送すべきデータ数
   のカウントを行なうカウンタと、クロック信号及び前記
   シフトレジスタの内容を格納する際の格納信号を発生す
   る発振器を有する制御回路を設け、線制御回路は、その
   有するシフトレジスタと前記入力装置又は前記出力装置
   のシフトレジスタとを直列に接続して成る一巡閉路と、
   前記クロック信号及び前記格納信号と、前記カウンタが
   ら出力されるセット信号とによって前記中央処理装置と
   は独立に前記転送すべきデータのサイクリック転送を行
   なうことを特徴とするシリアルバスインターフェース。 ２、特許請求の範囲第１項記載のシリアルバスインター
   フェースにおいて、前記入力装置又は前記出力装置にプ
   ラグインの種別を表わす種別コード発生回路を設け、前
   記制御回路からのロード信号により前記種別コードを前
   記入力装置又は前記出力装置のシフトレジスタに格納す
   ることを特徴とスルシリアルバスインターフェース。