JPS6059657U - サンプリングクロツク作成回路 - Google Patents

サンプリングクロツク作成回路

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JPS6059657U
JPS6059657U JP15230183U JP15230183U JPS6059657U JP S6059657 U JPS6059657 U JP S6059657U JP 15230183 U JP15230183 U JP 15230183U JP 15230183 U JP15230183 U JP 15230183U JP S6059657 U JPS6059657 U JP S6059657U
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JP
Japan
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circuit
sampling clock
digital signal
output
signal
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JP15230183U
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細矢 信和
武 東野
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図はテレビ文字多重信号の構成を示す図、第2図は
従来のサンプリングクロック作成回路を示すブロック図
、第3図は本考案のサンプリングクロック作成回路の一
実施例を示すブロック図、第4図はその実施例に使用す
る可変遅延回路の一具体例を示す回路図である。 15:位相ロックループ。 7  ゛

Claims (2)

    【実用新案登録請求の範囲】
  1. (1)  各データパケット−内に基準クロック信号と
    該クロック信号に同期したデータがこの順に挿入されて
    伝送される型式のデジタル信号を受信して、上記データ
    の抜取りのためのサンプリングクロックを作成するため
    の回路であって、前記デジタル信号が入力される可変遅
    延回路と、この遅延回路め出力に応答して発振するリン
    ギング発振回路と、この発振回路の出力信号を比較入力
    とし前記デジタル信号を基準入力として前記可変遅延回
    路を制御する位相ロックループと、前記リンギング発振
    回路の出力をサンプリングクロックとして取り出す回路
    接続とを備えてなるサンプリングクロック作成回路。
  2. (2)  前記可変遅延回路は、I2L素子の多段縦続
    接続によって構成され、その各段のI2L素子のインジ
    ェクション電流が前記位相ロックループで制御されるこ
    とにより、遅延時間が制御されるものであることを特徴
    とする請求 囲第1項記載のサンプリングクロック作成回路。
JP15230183U 1983-09-30 1983-09-30 サンプリングクロツク作成回路 Granted JPS6059657U (ja)

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JP15230183U JPS6059657U (ja) 1983-09-30 1983-09-30 サンプリングクロツク作成回路

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JPS6059657U true JPS6059657U (ja) 1985-04-25
JPH0218613Y2 JPH0218613Y2 (ja) 1990-05-24

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