JPS6059872A - フレ−ム同期方式 - Google Patents
フレ−ム同期方式Info
- Publication number
- JPS6059872A JPS6059872A JP16858883A JP16858883A JPS6059872A JP S6059872 A JPS6059872 A JP S6059872A JP 16858883 A JP16858883 A JP 16858883A JP 16858883 A JP16858883 A JP 16858883A JP S6059872 A JPS6059872 A JP S6059872A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- signal
- frame synchronization
- pattern
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
- H04N7/56—Synchronising systems therefor
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋８＋ 発明の技術分野
本発明はフレーム同期方式に係り、特に画像ＰＣＭ伝送
方式に使用するフレーム同期方式に関するものである。
方式に使用するフレーム同期方式に関するものである。
（ｂｌ 従来技術と問題点
ＰＣＭ化された画（＠！倍信号伝送する為には、送信側
に於て成る周期でフレーム同期パターンを前記の画像信
号の中に挿入し、受信側ではこのフレーム同期パターン
を検出する事に依り元の画像信号を取り出していた。
に於て成る周期でフレーム同期パターンを前記の画像信
号の中に挿入し、受信側ではこのフレーム同期パターン
を検出する事に依り元の画像信号を取り出していた。
そこで、送信側から送られるべき画像情報が同期パター
ンの分だけ少なくなるので伝送効率が低下すると共に、
同期パターン発生部が必要な為回路構成が複雑になると
云う問題があった。
ンの分だけ少なくなるので伝送効率が低下すると共に、
同期パターン発生部が必要な為回路構成が複雑になると
云う問題があった。
（Ｃ１発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、フレーム同期パターンを送らずに画像ＰＣＭ符号を
伝送することの出来るフレーム同期方式を提供すること
を目的としている。
て、フレーム同期パターンを送らずに画像ＰＣＭ符号を
伝送することの出来るフレーム同期方式を提供すること
を目的としている。
Ｔｄｌ 発明の構成
上記発明の目的は画像ＰＣＭ伝送方式に於て、水平同期
パルスのクランプ・レベルを成る値の範囲に制限して得
られた特定パターンをフレーム同期パターンとして用い
ることを特徴とするフレーム同期方式を提供することに
依り達成される。
パルスのクランプ・レベルを成る値の範囲に制限して得
られた特定パターンをフレーム同期パターンとして用い
ることを特徴とするフレーム同期方式を提供することに
依り達成される。
（ｅ）発明の実施例
一般にフレーム同期パターンが無いとデータの区切が判
らないので元の画像信号を取出すことが出来ない。しか
しフレーム同期パターンの代わりになるものが有ればそ
れをフレーム同期パターンとして使用し、従来のフレー
ム同期パターンは送らなくても良い。
らないので元の画像信号を取出すことが出来ない。しか
しフレーム同期パターンの代わりになるものが有ればそ
れをフレーム同期パターンとして使用し、従来のフレー
ム同期パターンは送らなくても良い。
一方、画像信号には必ず周期的に水平同期パルスが現れ
るのでこれを用いてフレーム同期パターンの代わりに利
用することが出来る。
るのでこれを用いてフレーム同期パターンの代わりに利
用することが出来る。
即ち、水平同期パルスのクランプ・レベルを一定値内に
制限する事に依りある特定のパターンを送る形となり、
受信部ではこれを検出してフレーム同期を取る事ができ
る。
制限する事に依りある特定のパターンを送る形となり、
受信部ではこれを検出してフレーム同期を取る事ができ
る。
第１図（ａｌは水平同期パルスＩＩｓを示した図である
。
。
この水平同期パルスＩＩｓのクランプ・レベルをＮ回す
ンプルし、それぞれサンプルされたクランプ・レベルを
８ピント・アナログ／ディジタル変換器で変換した時に
、下記の様に４／２５６〜７／２５６の範囲になる様に
制限する。
ンプルし、それぞれサンプルされたクランプ・レベルを
８ピント・アナログ／ディジタル変換器で変換した時に
、下記の様に４／２５６〜７／２５６の範囲になる様に
制限する。
０００００１００ − ４／２！”
０００００１１１ ← ７／２５６
そして、同期パターンとして０００００１の６ビツトを
検出する。
検出する。
この様に４／２５６〜７／２５６の範囲に制限したのは
精度をそれ程高める必要がないからで、この為にこの部
分は従来の回路で構成できる。
精度をそれ程高める必要がないからで、この為にこの部
分は従来の回路で構成できる。
第１図（ｂｌは同期検出及び同期保護を説明する為の図
を示す。
を示す。
同図に於て、データ入力端子りから加えられたデータ信
号は同期検出回路ＳＤに加えられ、このデータ信号の中
から同期パターンを検出する。そしてこの検出した同期
信号を直列−並列変換回路５ｐ−ＣＯＮＶで並列のパタ
ーンに変換して端子１〜８より外部に出力する。
号は同期検出回路ＳＤに加えられ、このデータ信号の中
から同期パターンを検出する。そしてこの検出した同期
信号を直列−並列変換回路５ｐ−ＣＯＮＶで並列のパタ
ーンに変換して端子１〜８より外部に出力する。
この場合、１度量期パターンと同じパターンが検出され
ても、それが本来の同期パターンが検出されたのか又は
データ信号中に生じた同しパターンが検出されたのかを
区別することが出来ないので、定められた周期で数回同
期パターンが検出されれば同期が確立したとしている。
ても、それが本来の同期パターンが検出されたのか又は
データ信号中に生じた同しパターンが検出されたのかを
区別することが出来ないので、定められた周期で数回同
期パターンが検出されれば同期が確立したとしている。
次に同期保護回路ｓｐは次の様な機能を持っている。
同期確立後は例えばＭ回迄同期が外れても同期は確立さ
れていると判断して同期の取り直しは行はれないが、Ｍ
＋１回同期外れを起こした時は同期外れと判断して再度
同期を取り直す様になっている。
れていると判断して同期の取り直しは行はれないが、Ｍ
＋１回同期外れを起こした時は同期外れと判断して再度
同期を取り直す様になっている。
この様に同期検出回路及び同期保護回路は、より確実な
同期の確立と一度同期が確立したら同期外れの機会を少
なくして、データ信号の断の機会を極力少なくしている
。
同期の確立と一度同期が確立したら同期外れの機会を少
なくして、データ信号の断の機会を極力少なくしている
。
第１図（Ｃ）は本発明を実施する為のブロック接続図の
一例で、第１図（ｂｌの同、期検出回路ＳＤの部分にあ
たる。
一例で、第１図（ｂｌの同、期検出回路ＳＤの部分にあ
たる。
図中、Ｒはレジスターを、ＡＮＤはアンド回路を、ＦＦ
−１及びＦＦ−２はそれぞれフリップ・フロップ回路を
、１／８は１／８分周器を、ＣＯＵはカウンターをそれ
ぞれ示す。尚、第１図ｆｂｌと同し記号の部分は同じ部
分を示す。
−１及びＦＦ−２はそれぞれフリップ・フロップ回路を
、１／８は１／８分周器を、ＣＯＵはカウンターをそれ
ぞれ示す。尚、第１図ｆｂｌと同し記号の部分は同じ部
分を示す。
これらの各ブロックはそれぞれ次の様に接続されている
。
。
データ入力端子りはレジスター２．７７１回路ＡＮＤ
、フリップ・フロップ回路ＦＦ−１及びＦＦ−２，カラ
ター回路ＣＯＵを介して出力端子ＯＵＴに接続される。
、フリップ・フロップ回路ＦＦ−１及びＦＦ−２，カラ
ター回路ＣＯＵを介して出力端子ＯＵＴに接続される。
又、クロック入力端子ＣＬＫは直接レジスターＲと、又
１／８回路１／８を介してフリップ・フロップ回路ＦＦ
−１及びＦＦ−２とカウンター回路ＣＯＵと接続されて
いる。
１／８回路１／８を介してフリップ・フロップ回路ＦＦ
−１及びＦＦ−２とカウンター回路ＣＯＵと接続されて
いる。
この同期検出回路の動作は次の様である。
データ入力端子りから加えられる直列データ信号が前記
の様にｏｏｏｏｏｉの場合にはアンド回路ＡＮＤからの
出力がフリップ・フロップ回路ＦＦ−１に加えられるが
、それ以外のパターンの場合にはアンド回路ＡＮＤから
出力はでない。
の様にｏｏｏｏｏｉの場合にはアンド回路ＡＮＤからの
出力がフリップ・フロップ回路ＦＦ−１に加えられるが
、それ以外のパターンの場合にはアンド回路ＡＮＤから
出力はでない。
フリップ・フロップ回路ＦＦ−１ではアンド回路へＮＤ
からの出力信号と１／８分周されたクロック信号が加え
られた時、この出力端子０からアンド回路からの入力信
号に依って立ち下がり、１／８分周されたクロックパル
スのＮ倍（水平同期パルスのパルス中中でのサンプリン
グ数をＮとする）の幅を持つ出力信号が得られる。
からの出力信号と１／８分周されたクロック信号が加え
られた時、この出力端子０からアンド回路からの入力信
号に依って立ち下がり、１／８分周されたクロックパル
スのＮ倍（水平同期パルスのパルス中中でのサンプリン
グ数をＮとする）の幅を持つ出力信号が得られる。
この出力信号は次のフリップ・フロップ回路ＦＦ−２で
クロック信号に同期し目、つ位相が反転した信号に変換
され、出力端子Ｏからカウンター回路ＣＯ［１の端子Ｃ
ＬＥに加えられる。
クロック信号に同期し目、つ位相が反転した信号に変換
され、出力端子Ｏからカウンター回路ＣＯ［１の端子Ｃ
ＬＥに加えられる。
カウンター回路Ｃ０（１にば端子ＣＬＫに１／８分周さ
れたクロック信号が加えられているので、このカウンタ
ー回路ＣＯＵは端子ＣＬＫにフリップ・フロップ回路Ｆ
Ｆ−２からの信号が加えられている間だけクロック信号
をカウントされるが、それがＮ回連続してカウントすれ
ば出力端子ＯＵＴに出力を出す。
れたクロック信号が加えられているので、このカウンタ
ー回路ＣＯＵは端子ＣＬＫにフリップ・フロップ回路Ｆ
Ｆ−２からの信号が加えられている間だけクロック信号
をカウントされるが、それがＮ回連続してカウントすれ
ば出力端子ＯＵＴに出力を出す。
これに依り水平同期パルスを１つ見つけた事になり、こ
れが例えばに回連績すればＫｆ［ｌｉｌの水平同期パル
スを連続して見つけた事になるので同期が確立したとす
る。そこでこれ以後画像信号を取り出すことが出来る。
れが例えばに回連績すればＫｆ［ｌｉｌの水平同期パル
スを連続して見つけた事になるので同期が確立したとす
る。そこでこれ以後画像信号を取り出すことが出来る。
Ｉｎ 発明の詳細
な説明した様に、本発明に依れば画像信号の中に周期的
に現れる水平同期信号をフレーム同期信号の代りに用い
ることに依り、ＷＪＩ＆データとフレーム同期パターン
を多重化して送らなくてすむ為により多くの画像データ
を送ることが出来るので伝送効率が向上すると共に送信
部機器の構成が簡単になる。
に現れる水平同期信号をフレーム同期信号の代りに用い
ることに依り、ＷＪＩ＆データとフレーム同期パターン
を多重化して送らなくてすむ為により多くの画像データ
を送ることが出来るので伝送効率が向上すると共に送信
部機器の構成が簡単になる。
第１図ｆ８）は水平同期信号を示した図を、第１図（ｂ
ｌは同期保護及び同期検出を説明する為の図を、第１図
（Ｃ１は本発明を実施する為のブロック接続図の一例を
それぞれ示す。 図中、Ｒはレジスターを、ＦＦ−１及びｔ’Ｆ−２はそ
れぞれフリップ・フロップ回路を、八ＮＤはアンド回路
を、ＣＯＯはカウンター回路を、１／８は１／８分周器
を、Ｄ及びＣＬＫはデータ及びクロック入力端子を、０
１ｌＴは出力端子を示す。
ｌは同期保護及び同期検出を説明する為の図を、第１図
（Ｃ１は本発明を実施する為のブロック接続図の一例を
それぞれ示す。 図中、Ｒはレジスターを、ＦＦ−１及びｔ’Ｆ−２はそ
れぞれフリップ・フロップ回路を、八ＮＤはアンド回路
を、ＣＯＯはカウンター回路を、１／８は１／８分周器
を、Ｄ及びＣＬＫはデータ及びクロック入力端子を、０
１ｌＴは出力端子を示す。
Claims (1)
- 画像ＰＣＭ伝送方式に於て、水平同期パルスのクランプ
・レベルを成る値の範囲に制限して得られた特定パター
ンをフレーム同期パターンとして用いることを特徴とす
るフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16858883A JPS6059872A (ja) | 1983-09-13 | 1983-09-13 | フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16858883A JPS6059872A (ja) | 1983-09-13 | 1983-09-13 | フレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059872A true JPS6059872A (ja) | 1985-04-06 |
Family
ID=15870837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16858883A Pending JPS6059872A (ja) | 1983-09-13 | 1983-09-13 | フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059872A (ja) |
-
1983
- 1983-09-13 JP JP16858883A patent/JPS6059872A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2181325A (en) | Synchronising audio and video signals of a television transmission | |
| JPH0434857B2 (ja) | ||
| US4451917A (en) | Method and apparatus for pulse train synchronization in PCM transceivers | |
| JP2693758B2 (ja) | フレームパルス発生方式 | |
| US3969582A (en) | System for automatic synchronization of blocks transmitting a series of bits | |
| JP2512004B2 (ja) | 符号誤り率測定装置 | |
| JPH0450777B2 (ja) | ||
| US4502138A (en) | Synchronization system for key telephone system | |
| JP3270572B2 (ja) | フレーム信号伝送システム | |
| JP2535393B2 (ja) | 同期信号検出回路 | |
| KR890000414B1 (ko) | 신호동기 및 신호분리 제어클럭 발생회로 | |
| JP3006426B2 (ja) | Ｆｍ多重エンコーダ | |
| JP3063291B2 (ja) | 回線監視回路 | |
| JP2973740B2 (ja) | 回線監視方式 | |
| JPS6326429B2 (ja) | ||
| JP2713009B2 (ja) | 遅延時間差吸収装置 | |
| JP2605051B2 (ja) | 通信装置 | |
| JP2989942B2 (ja) | データ伝送システムの自動折り返し試験方式 | |
| JPS6333814B2 (ja) | ||
| JP3430589B2 (ja) | 通信方法及び通信装置 | |
| JP2594765B2 (ja) | 時分割多重回路 | |
| JPH06237247A (ja) | データ伝送方式 | |
| JPH0738554A (ja) | バースト信号位相制御回路 | |
| JPS6352828B2 (ja) | ||
| JPH05102956A (ja) | 非同期シリアル通信におけるフレーム同期検出装置 |