JPS606038B2 - ランダム・アクセス・メモリ・アレ−のデ−タ出力ラインをデ−タ母線に結合又は分離する装置 - Google Patents

Description

【発明の詳細な説明】 本発明は磁気コァ又はＭＯＳ型のランダム・アクセス・
コンビユタ。

メモリＲＡＭ、特にデータラインをデータ母線に接続す
る回路及び方法に関する。磁気コア又はＭＯＳ型ランダ
ム。

アク、セス・メモリは一般に議出し又は書込み動作の後
で〜行なわれるべき附加的動作を必要とする。例えば、
磁気コアメモリにおいて「読出し‘まメモリのデータ内
容を破壊することによって行なわれる。メモリのデータ
内容を保存するには「論出しの後で更に書込み動作が必
要とされる。従って「ある型の従来のメモリ・アレーに
おいてはしデータ鈴出しはも１つのメモリ・サイクルに
おいてこのデータをデータラッチに対して保存し「提供
するデータ母線に対し「 ラツチされる。ラツチ型メモ
リリアレーとして知られているこの型のメモリアレ−に
おいてへデータ母線がある仕方で非作動にされない限り
もなとえ〆モリ作動信号が除去されても、１つの全メモ
リもサイクルの間「メモリの講出しはデータ母線上に止
まる。データがサイクルの間もデータラッチに対しデー
タを提供すると、第２メモリ。アレＷにおいて議出し動
作を開始することによってそのサイクルの残部を使用し
、データ母線にデータ出力を与えることが望ましい。し
かしこのタイプのラッチ型メモリ・アレ−を有するデー
タ母線は以前のデータに対してラッチされたままなので
、データ母線が不動作、即ち高インピーダンスをこれに
与えることによって第１メモリ。アレーから分離されな
い限り、そのメモリＧサイクルにおいて使用できない。
従来の装置においてはデータ母線からラツチ型メモリ・
アレーを分離するため、３状態バッファ回路が使用され
ている。使用されている代表的な３状態バッファ回路は
テキサス・ィンスッルメント社から市販されているＳＮ
５３６７である。通常の動作において、３状態バッファ
回路はその制御が真である、即ちその内部的に発生され
たクロツク信号である時、メモリ＆アレ−に対し高イン
ピーダンスを呈する。３状態バッファ回路の制御が真で
ない時、高又は低い状態を呈する。（３状態バッファ回
路は３つの出力特性、即ち高い状態、低い状態及び高イ
ンピーダンス状態）を有する。しかしこの従来の３状態
バッファ回路を使用するに当っては、次の欠点がある。

主たる欠点は、その回路の異なる状態の制御が電力入力
を操作することによって達成されないので、かなりの量
の電力を消費することである。従って電力は常時３状態
バッファ回路に与えられている。今日のエネルギー節約
時において、このことは許容し難く、改善を要する。従
って必要とされることは、少量の電力を消費し、作動コ
ストが低くしかも従釆の３状態バッファ回路の状態を模
擬する新規な回路又は新規な勤竹再概念である。

本発明の主たる目的はメモリ・アレーのデータ出力ライ
ンをデータ母線に結合及び分離する改良された方法及び
装置を提供するにある。

本発明の他の目的は従来の３状態バッファ回路の特性を
模擬する低電力バッファ回路を提供するにある。

本発明の更に他の目的はあるモードでは３状態バッファ
回路を模擬し、他の状態ではその通常の状態で動作する
ように市販の回路を利用する方法を提供するにある。

本発明において、メモリ・アレーはラツチ型又は非ラッ
チ型３状態メモリの組合せから成る。

ラッチ型メモリは従来の３状態バッファ回路を模擬する
ため、電源駆動器と関連して、従来の市販のＴＴＬ回路
（例えばＳＮ７岬ｏｔ又はＳＮ７４Ｓ０４）を使用する
データ母線に結合される。電源駆動器がＴＴＬ回路から
電源を除去すると、３状態特性が模擬される。しかるに
電源駆動器がＴＴＬ回路に与えると、通常のモードで動
作し、データ母線とメモリ・アレーのデータ出力ライン
間に通常のインピーダンスを呈する。２つのタイプのＭ
ＯＳ型ＲＡＭメモリ・アレーは現在、数社の半導体製造
会社から市販されている。

１つのタイプのメモリ・アレーは、バツフア回路がラッ
チデータを不動作にするため内蔵されるか又はラッチデ
ータを不動作にするため附加的サイクルが設けられない
限り、１つの完全なサイクルにおいて、データ出力ライ
ンと称されるデータ議出しを介してのデータ母線に対し
てデータをラッチするラッチ型３状態タイプのものであ
る。

代表的なこのタイプのメモリはインテル社から市販され
ている２１０４型かフェアチヤィルド・セミコンダクタ
ー社から市販されている４０９母型のものである。ラッ
チ特性回路を不動作にするための代表的な３状態バッフ
ァ回路は市販のＳＮ７５３６７又はＳＮ７５３６８回路
である。他のタイプのメモリ・アレ−は非ラッチ式３状
態型メモリＧアレーである。

代表的なこのタイプのＭＯＳ型ＲＡ肌まインテル社から
市販されている２１０７Ｂ及びテキサス・ィンスッルメ
ント社から市販されているＴ１４０３０，４０５０及び
４０６０である。ラツチ型メモリ・アレーにおいて議出
しライン上のデータは、メモリが外部発生信号により引
き続いて再循環されるまで保持される。非ラッチ型メモ
リ・アレーにおいて出力は入力に追従し、講出しライン
に対しラツチされない。従って入力作動信号が除去され
ると、出力も除去される。第１図は本発明による６ビッ
トの１６キロバィト・ラッチ型メモリ・アレーを示す。

各メモリチップ１ ０１〜１ １ ２はインテル２１０
ｔ又はフェアチャイルド４０９６型のようなラツチ型の
ものである。６ビット語に対し各４行６列が使用される
。

同機に１語は簡単に列を附加することによって如何なる
ビット数も含み得、メモリの全容量は簡単に行を附加す
ることによって増大せしめ得る。もし８ビット語が所望
されたなら、８列が必要とされ「従ってｎビット語はｎ
列を必要とする。第１図においてメモリチップ当りただ
１つの入力端子、即ちチップ作動信号ＣＥに対して入力
端子が示されている。しかし本発明にとって本質的でな
い制御信号、アドレス信号、データ信号に対する他の入
出力端子は本装置の一部である。第１図乃至第４図にお
いて、ＭＯＳチップ１ ０１，１０２…１０３から成る
第１図のメモリ・アタレー１は第２図及び第３図のラッ
チ型メモリ・アレー２０１，３０１に等価である。

また第２図のメモリ・アレ−２０２はメモリ・アレー１
０４〜１０６に類似している。第１図メモリ・アレー３
一４に対しては同様な対応がある。しかし第３図０はラ
ッチ及び非ラッチ型メモリ・アレーの混合物を示してい
るが、この差によってもなお対応が存在する。第１図の
メモリ・アレー１のバッファ回路１２１，１２２・・・
１２３は第２図において点線の短形４０７でかこんで示
すようなバッファ回路２０５等に対応する。同機に、こ
れらのバッファ回路は第３図では点線の短形４０７ａに
よって、また第４図では実線の短形４０７ｂでかこんで
示してある。第１図の各ラツチ型メモリ・アレー２乃至
４は第２及び４図のその等価バッファ回路を有する。し
かし、第３図のメモリ・アレーの半分はラッチされ、他
の半分はラツチされていないので、ラッチ型メモリ・ア
レーのみがバッファ回路を必要とする。更に第１図のメ
モリ・アレ−１のデータ出力ラインＡ，Ｃ…Ｂはバッフ
ァ回路４０７ｂのデータ出力ラインへ，Ｃ４…Ｅ４に対
応する。

また第１図のメモリ・アレー１の出力ラインＢ，Ｄ…Ｆ
‘ま第４図のバッファ回路４０７ｂの出力ラインＢ４，
Ｄ４…Ｆ４に対応する。（なお第４図においてはメモリ
。アレ一目体は図示されておらず、データ出力ライン、
バッファ回路及び出力ラインのみが示される。）これと
同じようなことが、第４図のバッファ回路４０９ｂに関
し第１図のメモリ・アレー３についても言える。再度、
第１図において、例えば第２行の半導体チップメモリ１
０４，１０５…１０６において代表的な６ビット語を選
択しラッチするため、各チップの行デコーダバッフア（
第５ａ図の５０１）は第１図で選択された行をアドレス
するが、他のアドレスはメモリチップ１０４，１０５…
１０６内の適当なセルを検出する。

列ヂコード（図示せず）上のアドレスはチップ１０４，
１０５…１０６内の各適当なセル（チップ当り１つのセ
ル）を交差させている。従ってメモリ・アレー２内の６
ビット語は夫々データ出力ラインＧ，１…Ｋ上におかれ
た各語の１ビットにより選択される。この情報は、次の
メモリ・サイクルまで「又はバッファ回路１２１〜１２
３，１２７〜１２９の何れかによって不動作にされるま
でデータ出力ライン１１６，１１７…１１８に対してラ
ツチされる。他方、もしメモリチップ１０１〜１１２に
対し非ラツチ型３状態メモリが使用されるなら、各チッ
プの出力は内部的に発生されるクロツク信号をＣＥ信号
に応答せしめるチップに追従するので、バッファ回路１
２１〜１３２は必要ない。第１図のァレーは大容量メモ
リを形成するため他の同様なラッチ型アレー又は非ラッ
チ型アレーと組み合せうる。このことは、ハイブリッド
・メモリが使用でき、使用者が何れかの製造者又は何れ
かのタイプのメモリに依存する必要がない点で本発明の
利点の１つをなす。ラツチ型メモリ・アレーが組み合さ
れかつデータラインがデータ母線に結合されると、デー
タを謙出すため、まず１つのアドレスを、次いで他のア
ドレスを使用する必要がある時に問題が生ずる。

第１アドレスからのデー外ま、第２アドレスからのデー
タがデ−夕母線に対しラツチできる前に「高インピーダ
ンスを与えることによってデータ母線から分離しなけれ
ばならない。更に、混合型メモリ・アレー（あるものは
ラッチ型で他は非ラツチ型である）がデータ母線に結合
されるべきものである時、最初ラッチ型メモリ・アレー
、次いで非ラッチ型メモリ・アレーを使用する必要があ
る場合にも同様な問題が生じる。ラツチ型メモリ・アレ
ーは、非ラッチ型メモリ・アレーがデー夕をデータ母線
に与え得る前に、ラツチを解除されなければならない。
しかし前述したように、ラッチ型メモリは内部的に発生
される不動作信号を必要とする。この不動作信号はＣＡ
Ｓ（列アドレスストロープ）に応答して内部的に発生さ
れ、次いでＣＡＳはＲＡＳ（行アドレス信号）に応答し
て発生される。第ＩＲＡＳ及びＣＡＳ信号は１メモリサ
イクルの間作動信号を発生し、データ読出しの場合はラ
ッチされる。しかし第次ＡＳ及びＣＡＳ信号は、選択さ
れた異なるメモリを作動せしめるために印放されうるの
で決して実現されず、従ってすでに作動されている第１
メモリに決して指向されない。かくして第２メモリを作
動させる前に、第１メモリを不動作にするインタフェー
スは従来存在しなかった。電源ストローブを有するバッ
ファ回路が本発明の解決手段である。前述したような従
来装置は比較的大きな電力消費及び又はコストによりこ
の機能を遂行している。第２図は第１のラツチ型メモリ
・アレー１一４，１１０〜１１２に対応する４つのラツ
チ型メモリ・アレー２０１〜２０４を示す。

但しラツチ型メモリ・アレーの数は限定的なものではな
い。ラッチ型メモリ・アレー２０１〜２０４のデータ出
力ライン２ １ １〜２ １ ４はＳＮ７４日０４又は
ＳＮ７４Ｓ０４タイプの市販のバッファ回路２０５〜２
０７を使用してデータ母線に夫々結合される。なお６ビ
ット語が使用されているので、１アレー当り６データ出
力ラインがあり、各データ出力ラインはバッファ回路を
介してデータ母線に結合される。従って１アレー当り６
バッファ回路がある。混乱を避けるためこれらのバッフ
ァ回路は短形でかこまれ、第２乃至４図では４０７，４
０９と番号が附されている。メモリ・アレー２０１〜２
０４は夫々クロツク信号２０１Ｃ−２０４Ｃにより作動
される。これらクロック信号の何れか１つが被選択メモ
リに与えられると、被選択第１メモリを作動させる第Ｉ
ＲＡＳ及びＣＡＳ信号を発生させ、夫々のデータ出力ラ
インを作動せしめ、データ信号はそれに対しラツチされ
る。次いでデータはデータ母線２０９に与えられ、それ
から引き続いてのメモリへの書込み動作又は他の何れか
のタイプの動作のため、データラツチ回路２１０に与え
る。一度何れかのメモリ・アレ−が作動されそのデータ
がデータ母線に対しラツチされると、それは他の何れか
のメモリ・アレーの作動に先立って不動作にされなけれ
ばならない。従って第次ＡＳ及び特にＣＡＳ信号が必要
とされ、ラッチ型メモ川こおいて実際に上記不動作を実
行する第公ＡＳ信号はその時のメモリサイクル時には内
部的に発生されないので、上記の不動作は第４図を参照
して詳述される電源ストローブと共同してバッファ回路
４０７，４０９により遂行されなければならない。第３
図はデータ母線に結合された４つのメモリ・アレーを示
す。

２つのメモリ３０１，３０２はラツチ型のもので、電源
ストローブに関連して、例えばＳＮ７４日０４又はＳＮ
７４Ｓ０４タイプのバッファ回路４０７ａを使用するデ
ータ母線に結合される。

また非ラッチ型３状態タイプの２つのメモリ・アレ−３
０３，３０４はデータ出力ライン３１３を介してデータ
母線に結合されている。しかしそのメモリ・アレ−は３
状態非ラッチ型のもので、出力は入力に追従し、内部的
に発生されたクロツク信号３０３Ｃ又は３０４Ｃが除去
されると除去されるので、バッファ回路は必要とされな
い。なおラッチ型メモリは第次ＡＳ信号に応じた内部ク
ロツク信号を発生しないが、このことはラッチを解除す
るためにその時のメモリサイクルにおいては決して生じ
えない。第３図にはただ４つのメモリ・アレ−が示され
ているが、２つのラツチ型及び２つの非ラツチ型又はこ
の混合型の任意数のものをデータ母線に結合しうる。ラ
ッチ型メモリはバッファ回路及び電源ストローブを介し
て結合されるが、非ラッチ型メモリ‘ま直接デ−タ母線
に結合される。第４図は電源ストロープ及びバッファ回
路の詳細を示す。

バッファ回路４０７及び４０９は前述した市販のＳＮ７
』日０４又はＳＮ７４Ｓ０４タイプのものである。各バ
ッファ回路４０７ｂ，４０９ｂは６つのィンバ−タ型回
路４２１３・・・４２３ａから成る。各ィンバータ回路
の入力はＭＯＳメモリチップからデータ出力ライン上に
結合される。従ってインバータ４２１ａは第１図のメモ
リチップ１０１のデータ出力ラインＡに対応するデータ
出力ラインＡ４に結合される。他のインバータも同様に
対応するデータ出力ラインに結合される。バッファ回路
４０７の出力ラインＢ４，Ｄ４…Ｆ４はデータ出力ライ
ンを夫々のバッファ回路を介してデ−タ母線に結合する
。バッファ回路４０９ｂは前述した如くメモリ・アレー
に関して同機に構成されている。各バッファ回路４０７
ｂ，４０９ｂの特性は、電源が電源ストローブ・リード
もこ与えられない時、アレーのメモリチップのデータ出
力ラインとデータ母線間に高インピーダンスを与える、
即ち回路を開くようなものである。しあし電源がオンす
ると、バッファ回路は、低状態又は高状態信号が夫々デ
ータ出力ラインへ…Ｅ４，Ｍ４・・・Ｑにある時、出力
端子Ｂ４・・・Ｆ４，Ｎ４・・・Ｒ４に高状態又は低状
態を与える通常のィンバータ回路として動作する。従っ
て３状態回路を模擬する時、バッファ回路４０７−４０
９は、この状態で電源はオフされるので、電源を必要と
しない。電源は次のようにして電源ストローブラインに
抽出される。

クロック信号１又は２がノアゲート４０１に印加される
と「それは低になり抵抗４０５を介して印加されるＮＰ
Ｎトランジスタ４０４のベース上のバイアスは、低即ち
接地になりトランジスタ４０４をオフせしめる。１２Ｖ
正端子ＡＶＰＩがから抵抗４０２を介してトランジスタ
４０３のベースに正バイアスが印加されているので、ト
ランジスタ４０３のベース・ヱミツタ・ベース接合は順
方向バイアスとなり、従ってＡＶＰＯ私を電源ストロー
ブラィンに与える。

この動作により所要電圧がバッファ回路４０７Ｍこ与え
られ、夫々のデータ出力ライン（Ａ４，Ｃ４，Ｅ４等）
をデータ母線（Ｂ４，Ｄ４，Ｆ４）に接続せしめる。ク
ロック信号１又は２が印加されないと、トランジスタ４
０４のベースのバイアスは正になってトランジスタ４０
４を接地に導通せしめる。トランジスタ亀０３のベース
のバイスは抵抗４８６を介して負になり、トランジスタ
４３３をカットオフにし、電源スト。ープラインから電
源を除去する。読出しとして〜データ出力ライン（Ａ４
，Ｃ４，Ｅ４）は高インピーダンス状態を模擬するデ−
タ母線（鼠，Ｄ４，Ｆ４）から分離される。第５図Ａは
本発明のより詳細な論理ブロック図を示し、ラッチ型メ
モリ６８４及び５８６は第３図のラッチ型メモリ３８１
及び３０２に対応し「非ラッチ型メモリ裏８７及び６Ｑ
８は第３図の非ラッチ型メモリ３８３，３Ｑ４１こ対応
する。制御装置５翼２を有する電源ストローブＳ亀亀は
第３図の電源ストローブ４町７ａに対応する。方形ラベ
ルＰＩＮは入力又は出力信号を夫々印加するためのピン
コネクタをあらわす。符号化アドレス信号５０１ａは１
ノ４型デコーダに与えられる。かかるデコーダは（４行
以上が使用されるので「 ｉ１８デコーダである）テキ
サスＱインスツルメント型Ｔ１７ぶ１３８が代表的なも
のである。そのアドレスはデコーダ５Ｑ川こおいてデコ
ードされインバータ回路５１３，５１４に与えられる。
インバータ５１３，５１４からの出力信号はシステム。
クロック。パルスと一緒にタイミング回路５８９，５１
０‘こ与えられる。そのシステム・クロツク・パルスに
応答してタイミング回路５０９はＲＡＳパルス（行アド
レスストローブ）を発生し、次いで遅延回路５０ ２に
よってＲＡＳパルスからＣＡＳ（列アドレスストローブ
）を発生する。第８及び９図に関しては下記を参照され
たい。タイミング回路５１０は非ラツチ型メモリ５０７
及び５０８から分離して示されている。しかしこれは非
ラッチ型メモリ５０７及び５８８の制御回路の部分を含
んでいる。第５Ｂ図はＧＯ信号に応答しての非ラッチ型
メモリ用の内部クロック信号の発生を示す。内部クロッ
ク信号は１つの完全なメモリサイクルをあらわす２つの
隣懐ＧＯ信号間において開始し終了する。チップ作動（
ＣＥ）信号に応答して、データはＣＥ信号が高くなる時
、データ出力母線に与えられ、ＣＥ信号が低くなる時、
データ出力母線から除去される。しかし第５Ｃ図におし
、てトラッチ型メモリに与えられるシステムクロツク信
号に応答してその型のメモリ用タイミング回路は非ラツ
チ型メモリのそれに類似した内部クロツク信号を発生す
る。しかしシステムクロツク信号に応答して、行アドレ
ス信号（ＲＡＳ）及び列アドレス信号（ＣＡＳ）が発生
される。第５Ａ図を参照することによって、遅延線５０
２において遅延されるＲＡＳ信号に応答してＣＡＳ信号
が発生される。これら両信号は選択されたラッチ型メモ
リ５０４又は６０６に与えられ、データをデータ出力母
線に対しラッチせしめる。このデータは「ラッチ型メモ
リよりデータ出力母線を不動作にせしめたるためＣＡＳ
信号又は後続のメモリサイクル（図示せず）が与えられ
るまで、データ出力母線上に止まる。もしそのメモＩＪ
Ｉこ対するＣＡＳ信号又は後続のメモリサイクルが生じ
ないと、デー夕はラッチされたままである。ＲＡＳ信号
に応答してＣＡＳ信号が発生されかっこの第２システム
クロック信号が他のラッチ型メモリ又は非ラッチ型メモ
川こすら指向されるのでｖデータは第５Ｃ図の第奴垢旨
号によってあらわされる第２メモリサイクルにおいてさ
え「母線に対しラツチされたままであり、その第２メモ
リサイクルにおいて他のメモリからのデータ議出し又は
書込みに干渉するこのため電源ストローブ５１亀及び信
号制御装置５亀２は更に第５Ｃ図に示す如く、第１メモ
リサイクル内においてラツチ型メモリからのデータ出力
母線を不動作にするようにする。第６図は種々の信号の
詳細な発生状態を示す第５Ａ図のより詳細なタイミング
図である。

第６図は前述したように１つの完全なメモリサイクルを
作動させる一連のＧＯパルス６Ｑ Ｉを示す。第ＩＧＯ
パルスに関し第５Ａ図のデコーダ５０１１こ与えられる
アドレスはラツチ型メモリユニット５０４がアクセスさ
れるべきことを示す。従って、システムクロツク信号６
０１に応答してＲＡＳ及びＣＡＳ信号６０２及び６０３
はラッチ型メモリ６０４からのデータをデータ出力母線
に関しラツチせしめるため発生される。メモリ５０４か
らのデータは真になり第６図のタイミング図６０６１こ
おいて示すように真のままである。ラッチ型メモリの製
造者がデータ母線からのデータを不動作又はラッチ解除
するために作った装置のみが第２システムクロック信号
に応答して発生される第次ＡＳ信号に応答している。第
Ｘ℃信号に関し第６図に示すように、その非ラッチ型メ
モリ５０７が選択されるべきであって、従って第波ＡＳ
及びＣＡＳ信号が前述の選択されたラツチ型メモリ５０
４及びデータに対して発生されることをあらわすデコ−
ダ５０１に印加される符号化アドレス信号はデータ母線
６０６上で高のままに止まる。しかしＧＯ信号によって
開始されるこの第２メモリサイクルにおいて「内部クロ
ック信号６０５はタイミング回路５１０第５Ａ図によっ
て発生される。内部クロック信号６０５に応答してラツ
チ型メモリ５０７に対してアドレスされるデータは高に
なり、第６図の図６０７に示すように第２メモリサイク
ルの終了に先立つまで高いままである。従って先のよう
にアドレスされたラツチ型メモリ５０７からのデータ母
線出力に対し前述のようにラツチされたデータ６０６は
後にアドレスされた非ラツチ型メモリからのデータ母線
に印加されるデータ６０７に干渉する。しかし本発明を
使用することによりｔ電源ストローブ信号６０４を市販
の３状態バッファ回路４０７，４０７ａ又は４０７Ｍこ
与えることによって図６０６に示す如くデータ６０６は
不動作にされる。従っててバッファ回路４０７，４０７
ａ又は４０７ｂの藤インピーダンス状態がラッチ型メモ
ＩＪとデータ出力母線間に現われる。従って本発明によ
り、何れか所定のメモリサイクルの範囲内にデータ母線
からの何れか選択されたラッチ型メモリを不動作にする
ため、インタフェースが設けられる。従って本発明によ
ればコンピュータ又はコンピュ−タ‘メモリの製造者は
メモリシステムを作るために使用する基本メモリ素子の
何れかを選択するかにより基本メモリ素子の売り主を広
く選択しうる。第７図は本発明の実施例のブロック図を
示す。

第７図の装置は第５ａ図の装置に類似しているが、第６
Ａ図の頂部、即ちラツチ型メモリ部分のみが示されてい
る。第７図のラッチ型メモリ７０４及び７０６は第５Ａ
図のラツチ型メモリ５０４，５０６に対応している。第
５Ａ図の電源ストローブ５１１は第７図の電源ストロー
ブ７１１に類似している。第５Ａ図において、何れか選
択されたラツチ型メモリ５０４又は５０６に対する符号
イ靴ＡＳ信号は、ＲＡＳ信号を遅延線７０２に供給する
ことに対応する選択されたメモリに対しＣＡＳ信号を発
生するため、遅延線５０２に与えられる。遅延線７０２
は次いで第７図の選択されたラッチ型メモリ７０４又は
７０６に分配されるＣＡＳ信号を発生する。第８図はラ
ツチ型メモリ使用時のＲＡＳ及びＣＡＳタイミング信号
を独自に発生するための詳細な論理ブロック図を示す。

第８図は第７図のラッチ型メモリ部分をより詳細に示す
。第８図でラツチ型メモリ８１３，８１４は夫々ラッチ
型メモリ７０４及び７０６に対応する。２つのピンＲＡ
ＳＩ及びＲＡＳ２は第７図の２つのＲＡＳ入力ピンに類
似している。

更に第８図に示す遅延線８００ｄは第７図の遅延線７０
２に類似している。しかし第８図に示す附加的回路は下
記に示す。従ってＲＡＳＩ又はＲＡＳ２信号は入力端子
ピンに印加されるものとする。次いでこれらの信号はバ
ッファゲート８０１，８０２に印加される。図から分る
ようにＲＡＳＩ信号はバッファゲート８０１に脚加され
、ＲＡＳ２信号はバッファゲート８０２に印加される。
選択されたラツチ型メモリにＲＡＳ信号を与えることに
よって、読出し又は書込みサイクルがその特別のラッチ
型メモリに対して開始される。ＲＡＳ信号が夫々のラツ
チ型メモリに印加されるのと同時に、それはインバータ
回路８０３に与えられる。ィンバータ８０３の出力信号
は遅延線８ＱＯＤ及びナンドゲート８１２に与えられる
。遅延線８０００はコンデンサ要素８０５，８０７及び
抵抗要素８０８と一緒に不連続ィンダクタンス要素８０
４，８０６から成る。遅延線８０００からの出力信号は
インバータバツフア回路８０９、次いで２つのマルチブ
レクサ回路８１０，８１１に与えられる。マルチプレク
サ回路は市販のマルチプレクサ回路ＴＩＳＮ７４ＳＩ５
７で〜巡メモリ装置８１３及び８１４に列アドレスを与
える。遅延されたＲＡＳ信号がＣＡＳ信号を形成する時
、それはメモリに対するアドレスを抽出するため巡ラッ
チ型メモリ装置８１３及び８１４に与えられる。ラッチ
されてメモ川こアドレスを与える外に、遅延線及びィン
バータと一緒にマルチプレクサ８１０，８１１はアドレ
スが有効になった後にＣＡＳ信号がオンになることを確
保するため、固有のトラツキング特性を与える。このト
ラツキング特性は３つの正入力信号をゲート回路８１２
に与えることによって達成される。入力信号のうちの２
つはマルチプレクサ８１０及び８１ １からの出力信号
で、ＲＡＳＩ又はＲＡＳ２の印加によりナンドゲート８
１２の入力端子に与えられる。これら２つの信号は遅延
せしめられら しかもこれら信号は最悪の場合の遅延が
マルチプレクサ８１０及び８１１によって検知された後
にのみ生じて、最悪の場合の遅延を生じさせる装置はＣ
ＡＳパルスを与える。このことは「 アドレスが設定さ
れ、有効になった、即ちアドレス信号が安定化した後に
、ＣＡＳ信号が生じなければならないので「必要である
。このことは〜ＣＡＳ信号をオンにする最後の正信号に
よってゲートされることで達成される。ゲート８１２へ
の第３の入力信号はインバータ８０３から印加され、Ｃ
ＡＳ信号をオフにするために使用される。インバータ８
Ｑ３からの信号は正信号であるが、そのサイクルにおい
てゲート８１２への他の２つの入力信号より早い時点で
生じる。その機能はＣＡＳ信号をオフにすることである
。問題とされている特定サイクルの終りを示すＣＡＳ信
号が負になる時ＣＡＳ信号をオフにする。次いでＣＡＳ
信号は必のラッチ型メモリ装置８８３及び８１４に分配
される。ＣＡＳパルスを発生するための第８図の回路の
動作に関する詳細は第９図のタイミングパルスに関して
説明される。第９図でタイミング図９Ｑ ＩはＲＡＳＩ
又はＲＡＳ２信号のタイミング関係を示す。

ＲＡＳＩ又はＲＡＳ２信号は行アドレスに対するデコー
ドタィミング信号である。前述したように、アドレスタ
イミング信号はこれら信号をデコードする第５Ａ図に示
すデコーダ５０１に与えられる。その機能は読出し又は
書込みメモリサイクルを表わすことである。タイミング
パルスＳＱ２は遅延線８０００の入力端子及びゲート８
１２の１つの入力に与えられる。ィンバータ８０３の入
出力間にはそこでの回路により若干の遅れがある。遅延
線８００Ｄからの出力タイミングパルスはタイミング図
９０３に示されており、これはＲＡＳパルスの前縁とィ
ンバータ・バッファ回路８０９へ供給されるＣＡＳパル
スの前縁間の関係を定義している。ィンバータリゞッフ
ア回路８０９からの反転出力タイミング図９０４は２〜
１のマルチプレクサ８１０及び８１ １のストローブ入
力端子に供Ｖ給される。次いでマルチプレクサはこのデ
コード信号に応答して行及び列アドレスを選択できる。
また各マルチプレクサ８１０及び８１１からの１つの出
力はゲート回路８１２の夫々の入力端子に与えられる。
その対応入力は論理０及び論理１信号に固定され、従っ
てマルチプレクサ８１０及び８１１から正パルスを発生
する。異なるマルチプレクサは製造時等における若干の
差のため異なる遅延特性を有するので、マルチプレクサ
からの出力信号の１つは他のものより長く遅延されるで
あろう。説明の都合上〜信号はマルチプレクサ８１０‘
こおいて長く遅延され、マルチプレクサ８１審からの信
号の後で出て、次いでマルチプレクサ８１０からの出力
信号は、この最後の信号が最終的にゲート８１２を作動
可能にせしめるものであるので、ＣＡＳ信号の前縁を作
るために使用されるものとした。負になるＣＡＳ信号の
ゲート縁は必のラツチ型メモリへの列アドレスを抽出す
る。ＣＡＳ信号の後縁はゲート回路８１２への第３の入
力であるインバータ８０３の出力信号によって制御され
る。この回路は第８図に関して前述したように図９０７
に示すようにＣＡＳ出力パルスを終わらせる。

【図面の簡単な説明】

第亀図は本発明を使用した６ビット語による１舷メモリ
。 ァレーを示す図、第２図は本発明の−実施例のブロック
図、第３図は本発明の他の実施例のブロック図〜第４図
は本発明の詳細な等価回路図、第５Ａ図は本発明の論理
ブロック図、第５Ｂ図及び第５Ｃ図はメモリに印加され
るＧＯ信号に応答して発生される信号のタイミング図、
第６図は第５図の装置に対するタイミング図、第７図は
本発明のブロック図、第８図は本発明の内部タイミング
信号を発生するための論理図、第９図は第８図の装置に
対するタイミング図である。１……メモリ・アレ−、１
０１〜１０３……ＭＯＳチップ、１ ２ １〜１ ２
３…・・・バッファ回路、１０４〜１０６……メモリチ
ップ、１１６〜１１８……データ出力ライン。 〆／Ｇ．Ｚ 〆／６．２ ‘ソＧ 〆 ‘ノＧ．３ （ＪＧ Ｓり 「ノＧ ク８ ‘ノＧ クＣ ‘ノＧ ６ ‘ン６ ７ （ＺＧ ａ 〆／Ｇ・９

Claims (1)

1. 【特許請求の範囲】 １ データ出力ライン３１１，３１２，Ａ４，Ｃ４，第
   ４図を有するランダム・アクセス・メモリのアレー３０
   １〜３０４であって、該メモリの１つの特定の記憶位置
   をあらわすアドレス第５Ａ図を受け、クロツク信号３０
   １Ｃ，３０２Ｃに応答して前記特定の記憶位置の内容を
   あらわすデータ信号を前記データ出力ラインに送出する
   ための読み出しサイクルを実行し、上記読み出しサイク
   ルの終了に続いて前記データ信号がデータ出力ラインに
   保持されるタイプの少くとも１つのラツチされたランダ
   ム・アクセス・メモリ３０１，３０２を有するアレーに
   おいて、下記手段を備えた前記データ出力ラインをデー
   タ母線Ｂ４，Ｄ４，第４図に選択的に結合するための装
   置。 （イ） 前記データ出力ラインをデータ母線に制御可能
   に結合する第１手段４０７Ｂ、（ロ） 上記第１手段に
   電力を選択的に与えるための該第１手段に結合された第
   ２手段４００Ａ、該第１手段の電力の選択的供給は該第
   １手段を、２つの状態の１つにおいて作動させるように
   制御し、その第１の状態においては前記データ出力ライ
   ンがデータ母線に結合され、第２の状態においては上記
   データ出力ラインがデータ母線から分離されている。 ２ 前記第１手段への電力の供給により前記第１手段は
   データ出力ラインをデータ母線に結合するように制御さ
   れ、該電力の非供給時には第１手段がデータ母線からデ
   ータ出力ラインを分離するようになっている特許請求の
   範囲第１項記載の装置。 ３ 前記第２手段による電力の供給が前記読み出しサイ
   クル時にランダム・アクセス・メモリによって発生され
   る制御信号クロツク１、クロツク４、第４図によって制
   御されるようになっている特許請求の範囲第２項記載の
   装置。 ４ 前記第２手段が、一方が導通の時、他方が非導通で
   あるように関連した第１及び第２のトランジスタ４０４
   ，４０３を有し、前記制御信号が第１のトランジスタ４
   ０を非導通にし、第２のトランジスタ４０３が導通時に
   前記電力を第１手段に与えるようになっている特許請求
   の範囲第３項記載の装置。 ５ データ出力ライン３１１，３１２，Ａ４，Ｃ４，第
   ４図を有するランダム・アクセス・メモリ・アレー３０
   １〜３０４であって、該メモリの１つの特定の記憶装置
   をあらわすアドレス第５Ａ図を受け、クロツク信号３０
   １Ｃ，３０２Ｃに応答して、前記特定の記憶位置の内容
   をあらわすデータ信号を上記データ出力ラインに送出す
   るための読み出しサイクルを実行し、該読み出しサイク
   ルの終了に続いて前記データ信号がデータ出力ラインに
   保持されるタイプの少くとも１つのラツチされたランダ
   ム・アクセス・メモリ３０１，３０２と、上記読み出し
   サイクルの終了に続いて上記データ信号がデータ出力ラ
   インに保持されないタイプの少くとも１つのラツチされ
   ないランダム・アクセス・メモリを備え、該ラツチされ
   ないランダム・アクセス・メモリのデータ出力ライン３
   １３，３１４がデータ母線に接続されていて、ラツチさ
   れたランダム・アクセス・メモリのデータ出力ライン３
   １１，３１２，Ａ４，Ｃ４，第４図を選択的にデータ母
   線Ｂ４，Ｄ４，第４図に結合するための下記手段から成
   る装置。 （イ） 前記ラツチされたランダム・アクセス・メモリ
   のデータ出力ラインをデータ母線に制御可能に結合する
   第１の手段４０７Ｂ、（ロ） 上記第１の手段に選択的
   に電力を供給するための第１の手段に結合された第２の
   手段、第１の手段への電力の選択的供給により第１の手
   段は２つの状態の１つにおいて作動するように制御され
   、その１つの状態においてはラツチされたランダム・ア
   クセス・メモリのデータ出力ラインがデータ母線に結合
   され、他の状態においては上記データ出力ラインが、該
   データ出力ラインとデータ母線間を高インピーダンス化
   することによってデータ母線から分離されるようになっ
   ている。 ５ 前記第１の手段への電力の供給により第１の手段は
   データ出力ラインをデータ母線に結合するように制御さ
   れ、電力の非供給時には第１の手段がデータ出力ライン
   をデータ母線から分離するようになっている特許請求の
   範囲第４項記載の装置。 ６ 前記第２の手段による電力の供給が前記読み出しサ
   イクル時のラツチされたランダム・アクセス・メモリに
   よって発生される制御信号クロツク１、クロツク４、第
   ４図によって制御されるようになっている特許請求の範
   囲第５項記載の装置。