JPS6062147A - バイアス電圧発生回路 - Google Patents
バイアス電圧発生回路Info
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- JPS6062147A JPS6062147A JP58169189A JP16918983A JPS6062147A JP S6062147 A JPS6062147 A JP S6062147A JP 58169189 A JP58169189 A JP 58169189A JP 16918983 A JP16918983 A JP 16918983A JP S6062147 A JPS6062147 A JP S6062147A
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- node
- ring
- inverter
- circuit
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、バイアス電圧発生技術に関し、特に基板バイ
アス電圧発生回路を有する半導体記憶装置に適用して効
果のある技術に関する。
アス電圧発生回路を有する半導体記憶装置に適用して効
果のある技術に関する。
［背景技術］
たとえば、半導体記憶装置（以下、メモリまたはメモリ
チップと称する）には、その内部回路の高速動作化を図
るために、半導体基板またばウェル領域の電位をある値
にする基板バイアス電圧発生回路が設けられる。基板バ
イアス電圧発生回路（以下、ＶＢＢ発生回路と称する）
は、たとえば複数のインバータによって構成されたリン
グオンジレータと、その出力信号を受けるチャージポン
プ回路とによって構成される。チャージポンプ回路は、
一種の整流回路であって、キャパシタを有している。こ
のキャパシタは、上記リングオンジレータの出力信号が
、たとえばある電圧以上のとき電源電圧によって充電さ
れる。そして、上記出力信号の電位が上記電圧よりも低
下したとき、上記キャパシタの充電電圧によって、半導
体基板と回路の接地電位点との間にある浮遊容量が充電
される。このような浮遊容量への充電が繰り返されるこ
とによって半導体基板の電位がある値にされる。
チップと称する）には、その内部回路の高速動作化を図
るために、半導体基板またばウェル領域の電位をある値
にする基板バイアス電圧発生回路が設けられる。基板バ
イアス電圧発生回路（以下、ＶＢＢ発生回路と称する）
は、たとえば複数のインバータによって構成されたリン
グオンジレータと、その出力信号を受けるチャージポン
プ回路とによって構成される。チャージポンプ回路は、
一種の整流回路であって、キャパシタを有している。こ
のキャパシタは、上記リングオンジレータの出力信号が
、たとえばある電圧以上のとき電源電圧によって充電さ
れる。そして、上記出力信号の電位が上記電圧よりも低
下したとき、上記キャパシタの充電電圧によって、半導
体基板と回路の接地電位点との間にある浮遊容量が充電
される。このような浮遊容量への充電が繰り返されるこ
とによって半導体基板の電位がある値にされる。
ところで、ＶＢＢ発生回路において、リングオンジレー
タを構成するインバータの段数はメモリの選択、非選択
にかかわりなく一定であった。言い換えるならば、リン
グオンジレータの発振周波数は、メモリが選択（アクテ
ィブ）状態でも非選択（スタンバイ）状態であっても一
定であった。このため、低消費電力となるべきスタンバ
イ状態であっても、チャージポンプ内のキャパシタは、
スクンバイ状態のときと同じ周期で充電が行われ、上記
浮遊容量も同じ周期で充電が行われる。そのため、特に
、半導体基板の電位を所定の値にして、そこに形成され
た回路の高速動作化を図る必要のないスタンバイ状態で
あっても、ＶＢＢ発生回路で比較的大きな電力が消費さ
れてしまい、スタンバイ状態のときにメモリの消費電力
が比較的大きくなってしまうということが、本願発明者
によって明らかにされた。
タを構成するインバータの段数はメモリの選択、非選択
にかかわりなく一定であった。言い換えるならば、リン
グオンジレータの発振周波数は、メモリが選択（アクテ
ィブ）状態でも非選択（スタンバイ）状態であっても一
定であった。このため、低消費電力となるべきスタンバ
イ状態であっても、チャージポンプ内のキャパシタは、
スクンバイ状態のときと同じ周期で充電が行われ、上記
浮遊容量も同じ周期で充電が行われる。そのため、特に
、半導体基板の電位を所定の値にして、そこに形成され
た回路の高速動作化を図る必要のないスタンバイ状態で
あっても、ＶＢＢ発生回路で比較的大きな電力が消費さ
れてしまい、スタンバイ状態のときにメモリの消費電力
が比較的大きくなってしまうということが、本願発明者
によって明らかにされた。
［発明の目的］
本発明の目的は、スタンバイ状態での消費電力の低減を
図ることのできるメモリを提供することにある。
図ることのできるメモリを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［９発明の概要］
本願におい“て開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、メモリのスタンバイ時等の状態に応じてリン
グオンジレータを構成３るインバータの段数を切り換え
、段数を可変としたことにより、スタンバイ時における
メモリの無駄な電力消費を抑制することができるもので
ある。
グオンジレータを構成３るインバータの段数を切り換え
、段数を可変としたことにより、スタンバイ時における
メモリの無駄な電力消費を抑制することができるもので
ある。
［実施例１コ
第１図は、本発明を適用したＶＢ８発生回路の一実施例
の概略図であり、第２図はその要部回路図である。
の概略図であり、第２図はその要部回路図である。
第１図に示されているＶＢ８発生回路は、周知の半導体
集積回路技術によって、図示されていないメモリセル、
アドレスデコーダなどとともに同一の半導体基板に形成
されている。同図において、１−１ないし１−３および
２−１．２−２はそれぞれインバータである。メモリが
スタンバイ状態のときには、上記した５個のインバータ
がカスケード接続されて、リングオンジレータが構成さ
れる。これに対して、メモリがアクティブ状態のときに
は、上記５個のインバータのうちの３個のインバータ１
−１．１−２および１−３がカスケード接続され、リン
グオンジレータが構成される。
集積回路技術によって、図示されていないメモリセル、
アドレスデコーダなどとともに同一の半導体基板に形成
されている。同図において、１−１ないし１−３および
２−１．２−２はそれぞれインバータである。メモリが
スタンバイ状態のときには、上記した５個のインバータ
がカスケード接続されて、リングオンジレータが構成さ
れる。これに対して、メモリがアクティブ状態のときに
は、上記５個のインバータのうちの３個のインバータ１
−１．１−２および１−３がカスケード接続され、リン
グオンジレータが構成される。
これにより、メモリがスタンバイ状態のときのリングオ
ンジレータの発振周波数は、メモリがアクティブ状態の
ときのそれに比べ低くされる。メモリがスタンバイ状態
とアクティブ状態のときとで、リングオンジレータを構
成するインバータの段数を変えるために、後で第２図を
用いて詳しく述べるような切り換え回路が設けられる。
ンジレータの発振周波数は、メモリがアクティブ状態の
ときのそれに比べ低くされる。メモリがスタンバイ状態
とアクティブ状態のときとで、リングオンジレータを構
成するインバータの段数を変えるために、後で第２図を
用いて詳しく述べるような切り換え回路が設けられる。
第１図では、理解を容易にするために、この切り換え回
路は、メモリチップの選択信号（チップイネーブル信号
）鼾によってスイッチ制御されるスイッチｓｗ１ 、ｓ
ｗ２として示されている。チップイネーブル信号面をロ
ウレベルとすることにより、メモリが選択される。この
場合には、スイッチＳＷ１、ｓｗ２のそれぞれの共通端
子Ｃが端子ａ側に接続される。これにより、上述したよ
うに３個のインバータによってリングオンジレータが構
成される。
路は、メモリチップの選択信号（チップイネーブル信号
）鼾によってスイッチ制御されるスイッチｓｗ１ 、ｓ
ｗ２として示されている。チップイネーブル信号面をロ
ウレベルとすることにより、メモリが選択される。この
場合には、スイッチＳＷ１、ｓｗ２のそれぞれの共通端
子Ｃが端子ａ側に接続される。これにより、上述したよ
うに３個のインバータによってリングオンジレータが構
成される。
これに対して、上記チップイネーブル信号面をハイレヘ
ルにすることにより、メモリは非選択状態にされる。こ
の場合には、スイッチＳＷｉ、ＳＷ２の共通端子Ｃが端
子す側に接続され、上述したように５個のインバータに
よってリングオンジレータが構成される。
ルにすることにより、メモリは非選択状態にされる。こ
の場合には、スイッチＳＷｉ、ＳＷ２の共通端子Ｃが端
子す側に接続され、上述したように５個のインバータに
よってリングオンジレータが構成される。
上記リングオンジレータによって形成された発振出力信
号は、次に述べるチャージポンプ回路に供給される。
号は、次に述べるチャージポンプ回路に供給される。
チャージポンプ回路は、特に制限されないが、ダイオー
ド接続されたＮチャンネルＭＯ３ＦＥＴＱ３、Ｑ４と、
ＭＯ，Ｓキャパシタｃ１と、このキャパシタｃ１を充電
させるための駆動インバータを構成するＰチャンネルＭ
Ｏ３ＦＥＴ’Ｑ１ 、ＮチャンネルＭＯ３ＦＥＴＱ２と
によって構成されてイル。上記ＰチャンネルＭＯ３ＦＥ
ＴＱ１（７）７−スには電源電圧Ｖｃｃが供給され、上
記ＮチャンネルＭＯ３ＦＥＴＱ２のソースには、回路の
接地電位が供給されている。
ド接続されたＮチャンネルＭＯ３ＦＥＴＱ３、Ｑ４と、
ＭＯ，Ｓキャパシタｃ１と、このキャパシタｃ１を充電
させるための駆動インバータを構成するＰチャンネルＭ
Ｏ３ＦＥＴ’Ｑ１ 、ＮチャンネルＭＯ３ＦＥＴＱ２と
によって構成されてイル。上記ＰチャンネルＭＯ３ＦＥ
ＴＱ１（７）７−スには電源電圧Ｖｃｃが供給され、上
記ＮチャンネルＭＯ３ＦＥＴＱ２のソースには、回路の
接地電位が供給されている。
上記チャージポンプ回路の出方ノードＮ２と上記半導体
基板とは、オーミック接続されている。
基板とは、オーミック接続されている。
Ｃｓは、上記出方ノードＮ２と回路の接地電位点との間
に存在する浮遊容量である。
に存在する浮遊容量である。
この実施例においては、上述したようにリングオンジレ
ータの発振周波数が、メモリのアクティブ状態に比ベス
タイバイ状態のときの方が４１にりされる。このため、
単位時間におい（、−１Ｍ０３ＦＥＴＱ１を介して電源
電圧ＶｃｃによりキャパシタＣ１を充電する回数は、メ
モリがアクティブ状態のときに比ベスタンバイ状態のと
きの方が少なくなる。
ータの発振周波数が、メモリのアクティブ状態に比ベス
タイバイ状態のときの方が４１にりされる。このため、
単位時間におい（、−１Ｍ０３ＦＥＴＱ１を介して電源
電圧ＶｃｃによりキャパシタＣ１を充電する回数は、メ
モリがアクティブ状態のときに比ベスタンバイ状態のと
きの方が少なくなる。
また、ノードＮ１の電位がハイレベル（はぼ電源電圧Ｖ
、ｃｃ ）に立ち上がり始めることに応答して、浮遊
容量Ｃｓが、キャパシタＣ１の充電電圧によって充電さ
れる回数も、スタンバイ状態のときの方が少なくなる。
、ｃｃ ）に立ち上がり始めることに応答して、浮遊
容量Ｃｓが、キャパシタＣ１の充電電圧によって充電さ
れる回数も、スタンバイ状態のときの方が少なくなる。
すなわち、メモリがスタンバイ状態にされているときの
方が容量への充電回数が少なくなる。これにより、スタ
ンバイ状態のときに、ＶＢＢ発生回路で消費される電力
を低減することができ、スタンバイ状態でのメモリの消
費電力を低減できる。
方が容量への充電回数が少なくなる。これにより、スタ
ンバイ状態のときに、ＶＢＢ発生回路で消費される電力
を低減することができ、スタンバイ状態でのメモリの消
費電力を低減できる。
なお、チャージポンプ回路の動作は、次に述べるように
して行われる。
して行われる。
リングオンジレータの出力ノードの電位がロウレベル（
はぼ回路の接地電位）のとき、ＭＯ３ＦＥＴＱ１を介し
て容量Ｃ１が電源電圧Ｖｃｃにより充電される。このと
きＭＯ３ＦＥＴＱ４は、カットオフ状態にされている。
はぼ回路の接地電位）のとき、ＭＯ３ＦＥＴＱ１を介し
て容量Ｃ１が電源電圧Ｖｃｃにより充電される。このと
きＭＯ３ＦＥＴＱ４は、カットオフ状態にされている。
次に出力ノードＮ１の電位がハイレベル（はぼ電源電圧
Ｖｃｃ）になることにより、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２が、オン状態にされる。これにより、容量Ｃｓは、
容量Ｃ１に保持されている充電電圧によって充電される
。この充電により、ノードＮ２の電位、すなわち半導体
基板の電位は、負の電位に低下する。上述した動作がリ
ングオンジレータの発振に応じて繰り返され、半導体基
板の電位は、次第に負のある値へと低下していく。
Ｖｃｃ）になることにより、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２が、オン状態にされる。これにより、容量Ｃｓは、
容量Ｃ１に保持されている充電電圧によって充電される
。この充電により、ノードＮ２の電位、すなわち半導体
基板の電位は、負の電位に低下する。上述した動作がリ
ングオンジレータの発振に応じて繰り返され、半導体基
板の電位は、次第に負のある値へと低下していく。
メモリのスタンバイ状態においては、外部データのメモ
リセルへの書き込み、あるいは読み出し動作が行われな
いため、半導体基板の電位を所定の値にして、内部回路
の高速動作化を図る必要は特にない。したがって、上述
したように、リングオンジレータの発振周波数を低くし
て、容量Ｃｓへの充電回数を減らすことにより、半導体
基板の電位が所望の負の電位よりも高い値になっても特
に問題は生しない。
リセルへの書き込み、あるいは読み出し動作が行われな
いため、半導体基板の電位を所定の値にして、内部回路
の高速動作化を図る必要は特にない。したがって、上述
したように、リングオンジレータの発振周波数を低くし
て、容量Ｃｓへの充電回数を減らすことにより、半導体
基板の電位が所望の負の電位よりも高い値になっても特
に問題は生しない。
次に、上述した切り換え回路の具体的回路について、第
２図を参照しながら説明する。
２図を参照しながら説明する。
同図において、３はチップイネーブル信号面を受ける入
力断面図であって、チップイネーブル信号ばかロウレベ
ルにされた場合、Ｉ）チャンネルＭＯＳ Ｆ Ｅ Ｔ
Ｑ ｓのゲートにロウレベルの出力信号を出力し、Ｎチ
ャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｅのゲートにもロ
ウレベルの出力信号を出力する。これにより、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ、 ｓがオン状態にされ、ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ｓがオフ状態にされる。
力断面図であって、チップイネーブル信号ばかロウレベ
ルにされた場合、Ｉ）チャンネルＭＯＳ Ｆ Ｅ Ｔ
Ｑ ｓのゲートにロウレベルの出力信号を出力し、Ｎチ
ャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｅのゲートにもロ
ウレベルの出力信号を出力する。これにより、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ、 ｓがオン状態にされ、ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ｓがオフ状態にされる。
ノードＮ３の電位がハイレベルとなることにより、Ｎチ
ャンネルＭＯ３ＦＥＴＱｓがオン状態にされ、Ｐチャン
ネルＭＯ３ＦＥＴＱ７がオフ状態にされる。これにより
、ノードＮ４がロウレベルにされるため、Ｎチャンネル
ＭＯ３ＦＥＴＱＩＯ１ＧＬｔａがオフ状態にされる。こ
れに対して、ＰチャンネルＭＯ３ＦＥＴＱ９がオン状態
にされるため、ノードＮ５がハイレベルとなり、Ｎチャ
ンネルＭＯ３ＦＥＴＱ、１１がオン状態にされる。これ
により、上記インバータ３の出力信号はＭＯ３ＦＥＴＱ
ｔｔを介して、上記ノードＮ１に伝えられる。このとき
、上述したようにＭＯ３ＦＥＴＱｔａはオフ状態にされ
ているため、上記インバータ１−３の出力信号は、上記
インバータ２−１の入力端子には供給されない。このよ
うに、インバータ１−３の出力信号がノードＮ１に伝え
られるため、チップイネーブル信号面をロウレベルにす
ることにより、メモリをアクティブ状態にしたときには
、上記３個のインパーク１−１ないし１−３によってリ
ングオンジレータが構成され、これにより、リングオン
ジレータから比較的高い周波数の出力信号が上記チャー
ジポンプ回路に供給され、チャージポンプ回路によって
容量Ｃｓの充電が急速に行われるようになる。
ャンネルＭＯ３ＦＥＴＱｓがオン状態にされ、Ｐチャン
ネルＭＯ３ＦＥＴＱ７がオフ状態にされる。これにより
、ノードＮ４がロウレベルにされるため、Ｎチャンネル
ＭＯ３ＦＥＴＱＩＯ１ＧＬｔａがオフ状態にされる。こ
れに対して、ＰチャンネルＭＯ３ＦＥＴＱ９がオン状態
にされるため、ノードＮ５がハイレベルとなり、Ｎチャ
ンネルＭＯ３ＦＥＴＱ、１１がオン状態にされる。これ
により、上記インバータ３の出力信号はＭＯ３ＦＥＴＱ
ｔｔを介して、上記ノードＮ１に伝えられる。このとき
、上述したようにＭＯ３ＦＥＴＱｔａはオフ状態にされ
ているため、上記インバータ１−３の出力信号は、上記
インバータ２−１の入力端子には供給されない。このよ
うに、インバータ１−３の出力信号がノードＮ１に伝え
られるため、チップイネーブル信号面をロウレベルにす
ることにより、メモリをアクティブ状態にしたときには
、上記３個のインパーク１−１ないし１−３によってリ
ングオンジレータが構成され、これにより、リングオン
ジレータから比較的高い周波数の出力信号が上記チャー
ジポンプ回路に供給され、チャージポンプ回路によって
容量Ｃｓの充電が急速に行われるようになる。
これに対して、チップイネーブル信号面をハイレベルに
することによって、メモリを非選択状態にした場合、上
記人力段３は、ハイレベルのチソブイネーブル信号αに
応答して、ＭＯ３ＦＥＴＱ５のゲートにハイレベルの出
力信号を出力し、ＭＯ３ＦＥＴＱ６のゲートに対しても
ハイレベルの出力信号を出力する。これにより、上記Ｍ
Ｏ３ＦＥＴＱ５は、オフ状態にされ、ＭＯ３ＦＥＴＱｓ
は、オン状態にされる。この場合ノードＮ３にはＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓを介して、回路の接地電位が供
給されるため、ノードＮ３はロウレベルとなり、Ｐチャ
ンネルＭＯ３ＦＥＴＱ７がオンし、ＮチャンネルＭＯ３
ＦＥＴＱ８がオフする。これにより、上記ＭＯ３ＦＥＴ
Ｑ１３のゲートには、ＭＯ３ＦＥＴＱ７、Ｑ８によって
構成されたＣＭＯＳインバータからハイレベルの出力信
号が供給され、上記ＭＯ３ＦＥＴＱＩＩのゲートには、
ＭＯ３ＦＥＴＱ９、Ｑｌｏによって、構成されたＣＭＯ
Ｓインバータからロウレベルの出力信号が供給される。
することによって、メモリを非選択状態にした場合、上
記人力段３は、ハイレベルのチソブイネーブル信号αに
応答して、ＭＯ３ＦＥＴＱ５のゲートにハイレベルの出
力信号を出力し、ＭＯ３ＦＥＴＱ６のゲートに対しても
ハイレベルの出力信号を出力する。これにより、上記Ｍ
Ｏ３ＦＥＴＱ５は、オフ状態にされ、ＭＯ３ＦＥＴＱｓ
は、オン状態にされる。この場合ノードＮ３にはＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓを介して、回路の接地電位が供
給されるため、ノードＮ３はロウレベルとなり、Ｐチャ
ンネルＭＯ３ＦＥＴＱ７がオンし、ＮチャンネルＭＯ３
ＦＥＴＱ８がオフする。これにより、上記ＭＯ３ＦＥＴ
Ｑ１３のゲートには、ＭＯ３ＦＥＴＱ７、Ｑ８によって
構成されたＣＭＯＳインバータからハイレベルの出力信
号が供給され、上記ＭＯ３ＦＥＴＱＩＩのゲートには、
ＭＯ３ＦＥＴＱ９、Ｑｌｏによって、構成されたＣＭＯ
Ｓインバータからロウレベルの出力信号が供給される。
これによって、上記ＭＯ３ＦＥＴＱ＋、がオン状態にさ
れ、上記ＭＯ３ＦＥ’ｌ’Ｑｕはオフ状態とされる。
れ、上記ＭＯ３ＦＥ’ｌ’Ｑｕはオフ状態とされる。
このオン状態のＭＯ３ＦＥＴＱ１３を介して、上記イン
バータ１−３の出力信号は、上記インバータ２−１の入
力端子に供給される。また上記インバータ２−２の出力
信号は、上記ＭＯ３ＦＥＴＱ舅と同様にゲートに電源電
圧ｖｃｃが印加されたＭＯＳＦＥＴを介して、ノードＮ
４がそのゲートに接続されたトランスファＭＯ３ＦＥＴ
を介してノードＮ１に伝えられる。なお、これらのＭＯ
ＳＦＥＴは上記ＭＯ３ＦＥＴＱ１．、Ｑ１４と同様な働
きをするので図示しない。この場合には、５個のインバ
ータ１−１ないし２−２によって、リングオンジレータ
が構成されるため、リングオンジレータの発振周波数が
低くなる。このため、容量Ｃ１、Ｃｓを充電する回数が
減るため、ＶＢＢ発生回路、メモリの消費電力が低減さ
れる。
バータ１−３の出力信号は、上記インバータ２−１の入
力端子に供給される。また上記インバータ２−２の出力
信号は、上記ＭＯ３ＦＥＴＱ舅と同様にゲートに電源電
圧ｖｃｃが印加されたＭＯＳＦＥＴを介して、ノードＮ
４がそのゲートに接続されたトランスファＭＯ３ＦＥＴ
を介してノードＮ１に伝えられる。なお、これらのＭＯ
ＳＦＥＴは上記ＭＯ３ＦＥＴＱ１．、Ｑ１４と同様な働
きをするので図示しない。この場合には、５個のインバ
ータ１−１ないし２−２によって、リングオンジレータ
が構成されるため、リングオンジレータの発振周波数が
低くなる。このため、容量Ｃ１、Ｃｓを充電する回数が
減るため、ＶＢＢ発生回路、メモリの消費電力が低減さ
れる。
なお、ＭＯ３ＦＥＴＱ１２は、いわゆるカットＭＯ３Ｆ
ＥＴであり、ＭＯ３ＦＥＴＱ１１のゲート電圧が、その
ゲート電極とチャンネルとの間に形成された容量による
ブートスランプ作用によって昇圧されたときに、上記容
量の電荷が、電源電圧側へぬけるのを防止するためのも
のである。すなわち、ブーストラップ効果によりＭＯ３
ＦＥＴＱ１１のゲート電圧が上昇したとき、そのゲート
電極側のＭＯ８ＦＥＴＱ１２の一方の電極がドレインと
して作用し、そのソース電圧およびゲート電圧がほぼ同
じ電源電圧となるため、このＭＯ３ＦＥＴ’Ｑセはカッ
トオフする。ＭＯ３ＦＥ’ｌ”Ｑ１４もこのＭＯ３ＦＥ
ＴＱ１２と同様な効果を得るために設けられたカットＭ
Ｏ３ＦＥＴである。このようなカン）ＭＯＳＦＥＴを設
けることにより、インバータ１−３から出力されたハイ
レベルの出力１１号をＭＯ３ＦＥＴＱｘ１またはＱ１３
のしきい値電圧によるレベル損失無くノードＮ１または
インバータ２−１の入力端子に伝えることができる。
ＥＴであり、ＭＯ３ＦＥＴＱ１１のゲート電圧が、その
ゲート電極とチャンネルとの間に形成された容量による
ブートスランプ作用によって昇圧されたときに、上記容
量の電荷が、電源電圧側へぬけるのを防止するためのも
のである。すなわち、ブーストラップ効果によりＭＯ３
ＦＥＴＱ１１のゲート電圧が上昇したとき、そのゲート
電極側のＭＯ８ＦＥＴＱ１２の一方の電極がドレインと
して作用し、そのソース電圧およびゲート電圧がほぼ同
じ電源電圧となるため、このＭＯ３ＦＥＴ’Ｑセはカッ
トオフする。ＭＯ３ＦＥ’ｌ”Ｑ１４もこのＭＯ３ＦＥ
ＴＱ１２と同様な効果を得るために設けられたカットＭ
Ｏ３ＦＥＴである。このようなカン）ＭＯＳＦＥＴを設
けることにより、インバータ１−３から出力されたハイ
レベルの出力１１号をＭＯ３ＦＥＴＱｘ１またはＱ１３
のしきい値電圧によるレベル損失無くノードＮ１または
インバータ２−１の入力端子に伝えることができる。
この実施例のように、リングオンジレータを構成するイ
ンバータの段数をアクティブのとき、００段であったも
のをスタンバイのときにはｎｏ＋ｒｎｏ段に増加（ｍｏ
段だけ増加）させた場合の消費電力と、常にｎｏ段のイ
ンバータで構成されたリングオンジレータを用いた場合
のそれとの比較が表１に表されている。同表には、スタ
ンバイのときのみが表されている。
ンバータの段数をアクティブのとき、００段であったも
のをスタンバイのときにはｎｏ＋ｒｎｏ段に増加（ｍｏ
段だけ増加）させた場合の消費電力と、常にｎｏ段のイ
ンバータで構成されたリングオンジレータを用いた場合
のそれとの比較が表１に表されている。同表には、スタ
ンバイのときのみが表されている。
−ＪＬ−し−
この表１より、本実施例ではメモリのスタンバイ時のバ
イアス電圧発生回路の消費電力が大巾に低減されること
が明らかである。
イアス電圧発生回路の消費電力が大巾に低減されること
が明らかである。
この実施例では、インバータ１−１ないし２−２および
切り換え回路内のインバータなどがＣＭＯ８回路で構成
されている。このため、リングオンジレータ、切り換え
回路などにおける消費電力少なくすることができる。ま
た、説明を容易にするために、上記ノードＮ２はＰ型の
半導体基板に接続されているものとして説明しであるが
、特にこれに制限されない。
切り換え回路内のインバータなどがＣＭＯ８回路で構成
されている。このため、リングオンジレータ、切り換え
回路などにおける消費電力少なくすることができる。ま
た、説明を容易にするために、上記ノードＮ２はＰ型の
半導体基板に接続されているものとして説明しであるが
、特にこれに制限されない。
［実施例２］
切り換え回路の他の実施例が第３図に示されている。
同図に示されている切り換え回路は、ＮチャンネルＭＯ
３ＦＥＴによって構成されている。同図において、３は
、メモリ外からのチップイネーブル信号αを受ける入力
段であって、メモリをアクティブ状態にするためにチッ
プイネーブル信号面がロウレベルにされたとき、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１５に対してロウレベルの出力信
号を出力し、Ｎチャンネ７ＬｚＭＯ３ＦＥＴＱ１６、（
ｈ７に対してハイレベルの出力信号を出力する。これに
より、ＭＯ３ＦＥＴＱ１５はオフ状態にされ、ＭＯ３Ｆ
ＥＴＱ１５、Ｑ１７はオン状態にされる。ＭＯ３ＦＥＴ
Ｑ１６がオン状態にされることにより、ノードＮ６はロ
ウレベル（はぼ回路の接地電位）にされる。
３ＦＥＴによって構成されている。同図において、３は
、メモリ外からのチップイネーブル信号αを受ける入力
段であって、メモリをアクティブ状態にするためにチッ
プイネーブル信号面がロウレベルにされたとき、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１５に対してロウレベルの出力信
号を出力し、Ｎチャンネ７ＬｚＭＯ３ＦＥＴＱ１６、（
ｈ７に対してハイレベルの出力信号を出力する。これに
より、ＭＯ３ＦＥＴＱ１５はオフ状態にされ、ＭＯ３Ｆ
ＥＴＱ１５、Ｑ１７はオン状態にされる。ＭＯ３ＦＥＴ
Ｑ１６がオン状態にされることにより、ノードＮ６はロ
ウレベル（はぼ回路の接地電位）にされる。
これによって、ＮチャンネルＭＯ３ＦＥＴＱ２１はオフ
状態にされる。一方、ＭＯ３ＦＥＴＱ１７がオン状態に
されることにより、ＮチャンネルＭＯ３ＦＥＴＱ１９の
ゲートは、ハイレベル（はぼ電源電圧Ｖ ｃｃ ）とさ
れ、ＭＯ３ＦＥＴＱ１９はオン状態にされる。これによ
り、上記インバータ１−３の出力信号は、上記ノードＮ
１に伝えられる。これによって、３個のインバータ１−
１ないし１−３によって、リングオソシレータが構成さ
れる。リングオツシレータの発振周波数が比較的高くな
るため、チャージポンプ回路の駆動力が上昇する。
状態にされる。一方、ＭＯ３ＦＥＴＱ１７がオン状態に
されることにより、ＮチャンネルＭＯ３ＦＥＴＱ１９の
ゲートは、ハイレベル（はぼ電源電圧Ｖ ｃｃ ）とさ
れ、ＭＯ３ＦＥＴＱ１９はオン状態にされる。これによ
り、上記インバータ１−３の出力信号は、上記ノードＮ
１に伝えられる。これによって、３個のインバータ１−
１ないし１−３によって、リングオソシレータが構成さ
れる。リングオツシレータの発振周波数が比較的高くな
るため、チャージポンプ回路の駆動力が上昇する。
これに対して、メモリをスタンバイ状態にするために、
チップイネーブル信号面がハイレベルにされた場合、上
記入力段３は、ＭＯ３ＦＥＴＱｔｓに対してハイレベル
の出力信号を出力し、ＭＯ３ＦＥＴ１６に対してロウレ
ベルの出力信号を出力する。この結果として、上記ＭＯ
３Ｆ、ＥＴＱ１９がオフ状態にされ、上記ＭＯ３ＦＥＴ
Ｑ２１がオン状態にされる。
チップイネーブル信号面がハイレベルにされた場合、上
記入力段３は、ＭＯ３ＦＥＴＱｔｓに対してハイレベル
の出力信号を出力し、ＭＯ３ＦＥＴ１６に対してロウレ
ベルの出力信号を出力する。この結果として、上記ＭＯ
３Ｆ、ＥＴＱ１９がオフ状態にされ、上記ＭＯ３ＦＥＴ
Ｑ２１がオン状態にされる。
これにより、上記インバータ１−３の出力信号は、上記
インバータ２−１の入力端子に供給される。なお、特に
制限されないが、上記ＭＯ３ＦＥＴＱ２１と同様に、上
記ノードＮ６の電圧によってスイッチング制御されるＮ
チャンネルＭＯ３ＦＥＴ（図示しない）が上記インバー
タ２−２の出力端子と上記ノードＮ１との間に設けられ
ている。
インバータ２−１の入力端子に供給される。なお、特に
制限されないが、上記ＭＯ３ＦＥＴＱ２１と同様に、上
記ノードＮ６の電圧によってスイッチング制御されるＮ
チャンネルＭＯ３ＦＥＴ（図示しない）が上記インバー
タ２−２の出力端子と上記ノードＮ１との間に設けられ
ている。
また、このＭＯＳＦＥＴのゲート電極と上記ノードＮ６
との間には、そのゲートに電源電圧が供給されたＮチャ
ンネルＭＯ３ＦＥＴＱ２２と同様なＮチャンネルＭＯ３
ＦＥＴ （図示しない）が設けられている。これによっ
て、スタンバイ状態においては、上記インバータ１−３
の出力信号がＭＯ３Ｆ Ｅ Ｔ Ｑ２１を介して上記イ
ンバータ２〜１に供給され、上記インバータ２−２の出
力信号は、上記図示しないＭＯＳＦＥＴを介して、ノー
ドＮ１に供給される。この結果、メモリがスタンバイ状
態のときには、５個のインバータ１−１ないしｉ３およ
び２−１．２−２によってリングオソシレータが構成さ
れるようになり、リングオソシレータの発振周波数が比
較的低くなる。これによりチャージポンプ回路の駆動能
力は低下するが、低消費電力化が図れる。
との間には、そのゲートに電源電圧が供給されたＮチャ
ンネルＭＯ３ＦＥＴＱ２２と同様なＮチャンネルＭＯ３
ＦＥＴ （図示しない）が設けられている。これによっ
て、スタンバイ状態においては、上記インバータ１−３
の出力信号がＭＯ３Ｆ Ｅ Ｔ Ｑ２１を介して上記イ
ンバータ２〜１に供給され、上記インバータ２−２の出
力信号は、上記図示しないＭＯＳＦＥＴを介して、ノー
ドＮ１に供給される。この結果、メモリがスタンバイ状
態のときには、５個のインバータ１−１ないしｉ３およ
び２−１．２−２によってリングオソシレータが構成さ
れるようになり、リングオソシレータの発振周波数が比
較的低くなる。これによりチャージポンプ回路の駆動能
力は低下するが、低消費電力化が図れる。
なお、ＮチャンネルＭＯ３ＦＥＴＱ２．、Ｑ２２のそれ
ぞれは上述したＭＯ３ＦＥＴＱ１２と同じ働きを有する
カットＭＯ３ＦＥＴである。
ぞれは上述したＭＯ３ＦＥＴＱ１２と同じ働きを有する
カットＭＯ３ＦＥＴである。
［効果］
（１）、メモリの状態に応じてチャージポンプ回路に供
給される信号の周波数を変えるようにしたことニヨリ・
メモリの消費電力をそのときの状態に応じた最適な値に
することが可能であるという効果が得られる。
給される信号の周波数を変えるようにしたことニヨリ・
メモリの消費電力をそのときの状態に応じた最適な値に
することが可能であるという効果が得られる。
（２１、Ｖ ＢＢ発生回路を構成する発振回路の発振周
波数が、メモリのアクティブ状態のときよりもスタイバ
イ状態のときの方が低くされるようにしたことにより、
スタンバイ状態のとき、チャージポンプ回路に供給され
る信号の発振周波数が低くなるため、ＶＢＢ発生回路の
消費電力を低減することができ、これによりメモリの低
消費電力化を図ることができるという効果が得られる。
波数が、メモリのアクティブ状態のときよりもスタイバ
イ状態のときの方が低くされるようにしたことにより、
スタンバイ状態のとき、チャージポンプ回路に供給され
る信号の発振周波数が低くなるため、ＶＢＢ発生回路の
消費電力を低減することができ、これによりメモリの低
消費電力化を図ることができるという効果が得られる。
（３）、メモリをスタンバイ状態にするがアクティブ状
態にするかを決める外部信号を用いてリングオンジレー
タの段数をスタンバイ状態とアクティブ状態とで変える
ようにして、スタンバイ状態でのメモリの低消費電力化
を図るようにしたことにより、リングオンジレータを制
御するための特別な信号をメモリ外から供給しな（てち
よいという効果が得られる。
態にするかを決める外部信号を用いてリングオンジレー
タの段数をスタンバイ状態とアクティブ状態とで変える
ようにして、スタンバイ状態でのメモリの低消費電力化
を図るようにしたことにより、リングオンジレータを制
御するための特別な信号をメモリ外から供給しな（てち
よいという効果が得られる。
（４）、低消費電力のメモリであるため、バッテリバン
クアンプされるメモリとして使う場合には、バッテリの
寿命を長くすることが可能であるという効果が得られる
。
クアンプされるメモリとして使う場合には、バッテリの
寿命を長くすることが可能であるという効果が得られる
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、バイアス電圧発生回路の構成は前記実施例１
．２以外にも種々のものが考えられる。
．２以外にも種々のものが考えられる。
また、リングオンジレータの段数あるいはその追加段の
段数等にも何ら制限はない。
段数等にも何ら制限はない。
さらに、オンジレータの段数の切り換えは外部信号以外
のものを基準として行ってもよい。
のものを基準として行ってもよい。
また、リングオンジレータは、インバータのみで構成す
るのではなく、必要な発振周波数を得るために遅延回路
を挿入するようにしてもよい。
るのではなく、必要な発振周波数を得るために遅延回路
を挿入するようにしてもよい。
また、上記インバータとしては、低消費電力化のために
はＣＭＯＳインバータがよいが、Ｅ／Ｄ型インバータ、
Ｅ／Ｅ型インバータであってもよい。
はＣＭＯＳインバータがよいが、Ｅ／Ｄ型インバータ、
Ｅ／Ｅ型インバータであってもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮＭＯ８型およびＣ
’ＭＯ３型のＲＡＭに適用した場合について説明したが
、それに限定されるものではなく、たとえば、ＲＯＭの
ように、バイアス電圧発生回路を用いるものであれば広
く適用できる。
をその背景となった利用分野であるＮＭＯ８型およびＣ
’ＭＯ３型のＲＡＭに適用した場合について説明したが
、それに限定されるものではなく、たとえば、ＲＯＭの
ように、バイアス電圧発生回路を用いるものであれば広
く適用できる。
第１図は本発明によるバイアス電圧発生回路の一実施例
の概略ブロック図、 第２図はその部分回路図、 第３図は他の実施例による部分回路図である。 １−Ｌ １−２．１−３・ ・・イン７＼−タ、２−１
．２−２・・・インバータ、Ｃ１°・°キャパシタ、Ｑ
１〜Ｑ２２・・・ＭＯＳＦＥＴ、３・・・入力段。
の概略ブロック図、 第２図はその部分回路図、 第３図は他の実施例による部分回路図である。 １−Ｌ １−２．１−３・ ・・イン７＼−タ、２−１
．２−２・・・インバータ、Ｃ１°・°キャパシタ、Ｑ
１〜Ｑ２２・・・ＭＯＳＦＥＴ、３・・・入力段。
Claims (1)
- リングオンジレータを備えてなるバイアス電圧発生回路
において、リングオンジレータの段数を十分大きくし、
メモリの状態に応じてリングオンジレータの段数を可変
としたことを特徴とするバイアス電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169189A JPS6062147A (ja) | 1983-09-16 | 1983-09-16 | バイアス電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169189A JPS6062147A (ja) | 1983-09-16 | 1983-09-16 | バイアス電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062147A true JPS6062147A (ja) | 1985-04-10 |
Family
ID=15881876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169189A Pending JPS6062147A (ja) | 1983-09-16 | 1983-09-16 | バイアス電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062147A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742250A (en) * | 1985-12-20 | 1988-05-03 | Mitsubishi Denki Kabushiki Kaisha | Inner Potential generating circuit |
| US6184754B1 (en) | 1998-03-03 | 2001-02-06 | Nec Corporation | Voltage-controlled oscillator circuit and voltage-controlled oscillating method |
-
1983
- 1983-09-16 JP JP58169189A patent/JPS6062147A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742250A (en) * | 1985-12-20 | 1988-05-03 | Mitsubishi Denki Kabushiki Kaisha | Inner Potential generating circuit |
| US6184754B1 (en) | 1998-03-03 | 2001-02-06 | Nec Corporation | Voltage-controlled oscillator circuit and voltage-controlled oscillating method |
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