JPS60201591A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60201591A JPS60201591A JP59056027A JP5602784A JPS60201591A JP S60201591 A JPS60201591 A JP S60201591A JP 59056027 A JP59056027 A JP 59056027A JP 5602784 A JP5602784 A JP 5602784A JP S60201591 A JPS60201591 A JP S60201591A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＣＭＯ３（相補型ＭＯ３）回路によって構成された
ブートストラップ回路を内蔵する半導体集積回路装置に
利用して有効な技術に関するものである。
ば、ＣＭＯ３（相補型ＭＯ３）回路によって構成された
ブートストラップ回路を内蔵する半導体集積回路装置に
利用して有効な技術に関するものである。
本願出願人においては、例えば、ダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に使用される第１図
に示すようなタイミング発生回路を先に開発した。この
タイミング発生回路においては、入力タイミング信号φ
１ｎとその反転遅延信号を利用して、プートストラップ
電圧を形成することにより、電源電圧側の出力ＭＯ３Ｆ
ＥＴＱ５５を駆動して電源電圧レベルの出力信号を得る
ものである。このタイミング発生回路にあっては、上記
入力タイミング信号φｉｎがハイレベルになってからそ
の反転遅延信号がロウレベルになるまでの遅延時間に、
駆動段及び出力段におけるプッシュプル形態のＭＯ３Ｆ
ＥＴＱ５３．Ｑ５４及び出力ＭＯ３ＦＥＴＱ５５．Ｑ５
６が共にオン状態のときに、所定の出力ロウレベルを形
成するものであるため、比較的大きな貫通電流を流すこ
とになり、その消費電流が大きくなるという欠点がある
。また、出力端子にブートストラレプ容量ＣＢ２を設け
て、出力信号を電源電圧Ｖｃｃ以上の高レベルとする場
合、高レベルの出力信号による出力ＭＯ３ＦＥＴＱ５６
の耐圧を確保するため、そのゲートに電源電圧Ｖｃｃが
定常的に供給されたＭＯ３ＦＦ。
（ランダム・アクセス・メモリ）に使用される第１図
に示すようなタイミング発生回路を先に開発した。この
タイミング発生回路においては、入力タイミング信号φ
１ｎとその反転遅延信号を利用して、プートストラップ
電圧を形成することにより、電源電圧側の出力ＭＯ３Ｆ
ＥＴＱ５５を駆動して電源電圧レベルの出力信号を得る
ものである。このタイミング発生回路にあっては、上記
入力タイミング信号φｉｎがハイレベルになってからそ
の反転遅延信号がロウレベルになるまでの遅延時間に、
駆動段及び出力段におけるプッシュプル形態のＭＯ３Ｆ
ＥＴＱ５３．Ｑ５４及び出力ＭＯ３ＦＥＴＱ５５．Ｑ５
６が共にオン状態のときに、所定の出力ロウレベルを形
成するものであるため、比較的大きな貫通電流を流すこ
とになり、その消費電流が大きくなるという欠点がある
。また、出力端子にブートストラレプ容量ＣＢ２を設け
て、出力信号を電源電圧Ｖｃｃ以上の高レベルとする場
合、高レベルの出力信号による出力ＭＯ３ＦＥＴＱ５６
の耐圧を確保するため、そのゲートに電源電圧Ｖｃｃが
定常的に供給されたＭＯ３ＦＦ。
ＴＱ５７を設けるものである。したがって、回路の接地
電位側の出力ＭＯ３ＦＥＴがＭＯ３ＦＥＴＱ５６．Ｑ５
７のように直列形態とされ、かつ、電源電圧側のＭＯ３
ＦＥＴＱ５５とのコンダクタンスと上記直列形態のＭＯ
３ＦＥＴＱ５６．Ｑ５７との合成コンダクタンス特性と
の比を大きく設定して、上記のような出力ロウレベルを
形成するため、上記回路の接地電位側の出力ＭＯ３ＦＥ
ＴＱ５６．Ｑ５７のサイズが極めて大きく形成する必要
があり、比較的大きなレイアウト面積を必要とするとい
う欠点がある。
電位側の出力ＭＯ３ＦＥＴがＭＯ３ＦＥＴＱ５６．Ｑ５
７のように直列形態とされ、かつ、電源電圧側のＭＯ３
ＦＥＴＱ５５とのコンダクタンスと上記直列形態のＭＯ
３ＦＥＴＱ５６．Ｑ５７との合成コンダクタンス特性と
の比を大きく設定して、上記のような出力ロウレベルを
形成するため、上記回路の接地電位側の出力ＭＯ３ＦＥ
ＴＱ５６．Ｑ５７のサイズが極めて大きく形成する必要
があり、比較的大きなレイアウト面積を必要とするとい
う欠点がある。
ダイナミック型ＲＡＭについては、特開昭５７−８２２
８２号公報及び特願昭５７−１６４８３１号に詳しく述
べられている。
８２号公報及び特願昭５７−１６４８３１号に詳しく述
べられている。
この発明の目的は、低消費電力化を図ったプートストラ
ップ回路を含む半導体集積回路装置を提供することにあ
る。
ップ回路を含む半導体集積回路装置を提供することにあ
る。
この発明の他の目的は、高集積度を実現したプートスト
ラップ回路を含む半導体集積回路装置を提供することに
ある。
ラップ回路を含む半導体集積回路装置を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明・らかになるで
あろう。
この明細書の記述および添付図面から明・らかになるで
あろう。
・本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。
要を簡単に説明すれば、下記の通りである。
すなわち、入力タイミング信号がそのゲートに供給され
、そのソースが電源電圧端子に接続された第１導電型の
ＭＯ３ＦＥＴＱ６０と、このＭＯ３ＦＥＴＱ６０と直列
形態に接続された第２導電型のＭＯ３ＦＥＴＱ６１とに
より電源電圧側の出力回路を構成し、上記ＭＯ３ＦＥＴ
Ｑ６１のゲートにプートストラップ起動タイミング信号
と同期した信号を受けるＣＭＯＳインバータ回路の出力
信号を容量カット用の第２導電型の伝送ゲー）ＭＯ３Ｆ
ＥＴＱ６４を介して伝え、上記入力タイミング信号がそ
のゲートに接続された第２導電型の接地電位側の出力回
路を構成するＭＯ３ＦＥＴＱ６３を設けて、上記ＭＯ５
ＦＥＴＱ６１の’／−スに一方の電極が接続され、他力
の電極にプートストラップ起動タイミング信号が供給さ
れたプートストラップ容量ＣＢを設けてプートストラッ
プ回路を構成するものである。
、そのソースが電源電圧端子に接続された第１導電型の
ＭＯ３ＦＥＴＱ６０と、このＭＯ３ＦＥＴＱ６０と直列
形態に接続された第２導電型のＭＯ３ＦＥＴＱ６１とに
より電源電圧側の出力回路を構成し、上記ＭＯ３ＦＥＴ
Ｑ６１のゲートにプートストラップ起動タイミング信号
と同期した信号を受けるＣＭＯＳインバータ回路の出力
信号を容量カット用の第２導電型の伝送ゲー）ＭＯ３Ｆ
ＥＴＱ６４を介して伝え、上記入力タイミング信号がそ
のゲートに接続された第２導電型の接地電位側の出力回
路を構成するＭＯ３ＦＥＴＱ６３を設けて、上記ＭＯ５
ＦＥＴＱ６１の’／−スに一方の電極が接続され、他力
の電極にプートストラップ起動タイミング信号が供給さ
れたプートストラップ容量ＣＢを設けてプートストラッ
プ回路を構成するものである。
第２図には、この発明をメモリアレイＭ−ＡＲＹをダイ
ナミック型メモリセルにより構成し、その周辺回路をＣ
ＭＯＳスタティック型回路により構成した半導体記憶装
置に適用した一実施例の回路図が示されている。同図の
各回路素子は、公知のＭＯ５集積回路の製造技術によっ
て、１個のシリコンのような半導体基板上において形成
される。
ナミック型メモリセルにより構成し、その周辺回路をＣ
ＭＯＳスタティック型回路により構成した半導体記憶装
置に適用した一実施例の回路図が示されている。同図の
各回路素子は、公知のＭＯ５集積回路の製造技術によっ
て、１個のシリコンのような半導体基板上において形成
される。
以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ （絶縁ゲート型電界効果トランジスタ）はＮチャン
ネル型のものである。
Ｔ （絶縁ゲート型電界効果トランジスタ）はＮチャン
ネル型のものである。
メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱ１５ないしＱ１
８と情報記憶用ＭＯ３容量とで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱ１５ないしＱ１
８と情報記憶用ＭＯ３容量とで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。
プリチャージ回路ＰＣＩは、特に制限されないが、代表
として示されたＭＯＳＦＥＴＱＩ４のように、相補デー
タ線り、Ｄ間に設けられたスイッチＭＯ３ＦＥＴＱＩ
４により構成される。
として示されたＭＯＳＦＥＴＱＩ４のように、相補デー
タ線り、Ｄ間に設けられたスイッチＭＯ３ＦＥＴＱＩ
４により構成される。
センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６．ＱＢとからなる０ＭＯ３（相補型ＭＯ３）ラッチ
回路で構成され、その一対の入出力ノードが上記相補デ
ータ線り、 Ｄに結合されている。また、上記ラッチ回
路には、特に制限されないが、並列形態のＰチャンネル
ＭＯ３ＦＥＴＱＩ ２．Ｑｌ ３を通して電源電圧Ｖｃ
ｃが供給され、並列形態のＮチャンネルＭＯ３ＦＥＴＱ
Ｉ０、Ｑｌｌを通して回路の接地電圧Ｖｓｓが供給され
る。これらのパワースイッチＭＯ３ＦＥＴＱＩＯ，Ｑｌ
ｌ及びＭＯＳＦＥＴＱＩ２．Ｑ１３は、他の同様な行に
設けられたセンスアンプＳＡに対して共通に用いられる
。
ＭＯ３ＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６．ＱＢとからなる０ＭＯ３（相補型ＭＯ３）ラッチ
回路で構成され、その一対の入出力ノードが上記相補デ
ータ線り、 Ｄに結合されている。また、上記ラッチ回
路には、特に制限されないが、並列形態のＰチャンネル
ＭＯ３ＦＥＴＱＩ ２．Ｑｌ ３を通して電源電圧Ｖｃ
ｃが供給され、並列形態のＮチャンネルＭＯ３ＦＥＴＱ
Ｉ０、Ｑｌｌを通して回路の接地電圧Ｖｓｓが供給され
る。これらのパワースイッチＭＯ３ＦＥＴＱＩＯ，Ｑｌ
ｌ及びＭＯＳＦＥＴＱＩ２．Ｑ１３は、他の同様な行に
設けられたセンスアンプＳＡに対して共通に用いられる
。
上記ＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ ２のゲートには、セ
ンスアンプＳＡを活性化させる相補タイミングパルスφ
ｐａｌ 、φｐａｌが印加され、ＭＯ３’ＦＥＴＱｌｌ
、Ｑ１３のゲートには、上記タイミングパルスφｐａｌ
、φｐａｌより遅れた、相補タイミングパルスφｐａ
２ 、φｐａ２が印加される。この理由は、メモリセル
からの微小読み出し電圧でセンスアンプＳＡを動作させ
たとき、データ線のレベル落ち込みを比較的小さなコン
ダクタンス特性のＭＯＳＦＥＴＱＩＯ，Ｑ１２によって
電流制限を行うことにより防止する。上記増幅動作によ
って相補データ線電位の差を大きくした後、比較的大き
なコンダクタンス特性のＭＯＳＦＥＴＱＩ １．Ｑｌ
３をオン状態にして、その増幅動作を速くする。このよ
うに２段階に分けて、センスアンプＳＡの増幅動作を行
わせることによって、相補データ線のハイレベル側の落
ち込みを防止しつつ、高速読み出しを行うことができる
。
ンスアンプＳＡを活性化させる相補タイミングパルスφ
ｐａｌ 、φｐａｌが印加され、ＭＯ３’ＦＥＴＱｌｌ
、Ｑ１３のゲートには、上記タイミングパルスφｐａｌ
、φｐａｌより遅れた、相補タイミングパルスφｐａ
２ 、φｐａ２が印加される。この理由は、メモリセル
からの微小読み出し電圧でセンスアンプＳＡを動作させ
たとき、データ線のレベル落ち込みを比較的小さなコン
ダクタンス特性のＭＯＳＦＥＴＱＩＯ，Ｑ１２によって
電流制限を行うことにより防止する。上記増幅動作によ
って相補データ線電位の差を大きくした後、比較的大き
なコンダクタンス特性のＭＯＳＦＥＴＱＩ １．Ｑｌ
３をオン状態にして、その増幅動作を速くする。このよ
うに２段階に分けて、センスアンプＳＡの増幅動作を行
わせることによって、相補データ線のハイレベル側の落
ち込みを防止しつつ、高速読み出しを行うことができる
。
ロウデコーダＲ−ＤＣＲは、その１回路分（ワード線４
本分）が代表として示されており、例えばアドレス信号
ｉ２〜丁６を受けるＮチャンネルＭＯＳＦＥＴＱ３２〜
Ｑ３６及びＰチャンネル、ＭＯＳＦＥＴＱ３７〜Ｑ４１
て構成されたＣＭＯＳ回路によるＮＡＮＤ （ナンド）
回路で上記４本分のワード線選択信号が形成される。
本分）が代表として示されており、例えばアドレス信号
ｉ２〜丁６を受けるＮチャンネルＭＯＳＦＥＴＱ３２〜
Ｑ３６及びＰチャンネル、ＭＯＳＦＥＴＱ３７〜Ｑ４１
て構成されたＣＭＯＳ回路によるＮＡＮＤ （ナンド）
回路で上記４本分のワード線選択信号が形成される。
このＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩｖ１
で反転され、力ｙ ）ＭＯ３ＦＥＴＱ２８〜Ｑ３１を通
して、ＭＯ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられ
る。
で反転され、力ｙ ）ＭＯ３ＦＥＴＱ２８〜Ｑ３１を通
して、ＭＯ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられ
る。
また、特に制限されないが、２ビツトの相補アドレス信
号五〇、ｉ１で形成されたデコード信号と、ワード線選
択タイミング信号φＸとの組合せで形成された４通りの
ワード線選択タイミンク１信号φｘ００ないしφｘｌｌ
が上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線
に伝えられる。
号五〇、ｉ１で形成されたデコード信号と、ワード線選
択タイミング信号φＸとの組合せで形成された４通りの
ワード線選択タイミンク１信号φｘ００ないしφｘｌｌ
が上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線
に伝えられる。
ここで、非反転アドレス信号ａＯと反転アドレス信号丁
０とを合わせて相補アドレス信号ｌＯのように表すもの
である。他の相補アドレス信号についても同様に表すも
のである。
０とを合わせて相補アドレス信号ｌＯのように表すもの
である。他の相補アドレス信号についても同様に表すも
のである。
また、各ワード線と接地電位との間には、ＭＯ３ＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。上記ワード線
には、リセット用のＭＯＳＦＥＴＱＩないしＱ４が設け
られており、リセットパルスφｐｗを受けてこれらのＭ
ＯＳＦＥＴＱＩ−Ｑ４がオン状態となることによって、
選択されたワード線が接地レベルにリセットされる。
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。上記ワード線
には、リセット用のＭＯＳＦＥＴＱＩないしＱ４が設け
られており、リセットパルスφｐｗを受けてこれらのＭ
ＯＳＦＥＴＱＩ−Ｑ４がオン状態となることによって、
選択されたワード線が接地レベルにリセットされる。
カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、 ＣＤを選択的に結合さ
せる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲートに
は、カラムデコーダＣ−ＤＣＲからの選択信号が供給さ
れる。
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、 ＣＤを選択的に結合さ
せる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲートに
は、カラムデコーダＣ−ＤＣＲからの選択信号が供給さ
れる。
上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯ５Ｆ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、上記センスアンプＳＡと同様な回路構成
のメインアンプＭＡの一対の入出力ノードが結合されて
いる。
リチャージ回路ＰＣ２を構成するプリチャージＭＯ５Ｆ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、上記センスアンプＳＡと同様な回路構成
のメインアンプＭＡの一対の入出力ノードが結合されて
いる。
同図において、ＤＩＢはデータ人カバソファであり、Ｄ
ＯＢはデータ出力バッファである。
ＯＢはデータ出力バッファである。
自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。
このタイマー回路は、外部端子からのリフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ３がハイレベルのときに
リフレッシュ制御信号ＲＥ ＳＨをロウレベルにすると
、マルチプレクサＭ Ｐ Ｘの切り替え信号φｒｅｆを
出力して、マルチブし・フサＭＰＸを上記アドレスカウ
ンタ側に切り替えて、このアドレスカウンタで形成され
た内部相補アドレス信号ａｏ〜ａ８をアドレスデコーダ
Ｒ−ＤＣＲに伝えて一本のワード線選択動作によるリフ
レッシュ動作（オートリフレッシュ）を行う。上記リフ
レッシュ制御信号ＲＥＳＨの入力毎にアドレスカウンタ
の歩道動作が行われるので、ワード線数だけ上記動作を
繰り返すことにより、全メモリセルをリフレッシュさせ
ることができる。また、上記リフレッシュ制御信号ＲＥ
ＳＨをロウレベルにしつづけると、タイマー回路が作動
して、一定時間毎にパルスを発生するので、アドレスカ
ウンタが歩進させられて、この間連続的なリフレッシュ
動作をおこなう。
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ３がハイレベルのときに
リフレッシュ制御信号ＲＥ ＳＨをロウレベルにすると
、マルチプレクサＭ Ｐ Ｘの切り替え信号φｒｅｆを
出力して、マルチブし・フサＭＰＸを上記アドレスカウ
ンタ側に切り替えて、このアドレスカウンタで形成され
た内部相補アドレス信号ａｏ〜ａ８をアドレスデコーダ
Ｒ−ＤＣＲに伝えて一本のワード線選択動作によるリフ
レッシュ動作（オートリフレッシュ）を行う。上記リフ
レッシュ制御信号ＲＥＳＨの入力毎にアドレスカウンタ
の歩道動作が行われるので、ワード線数だけ上記動作を
繰り返すことにより、全メモリセルをリフレッシュさせ
ることができる。また、上記リフレッシュ制御信号ＲＥ
ＳＨをロウレベルにしつづけると、タイマー回路が作動
して、一定時間毎にパルスを発生するので、アドレスカ
ウンタが歩進させられて、この間連続的なリフレッシュ
動作をおこなう。
この実施例のＲＡＭにおいては、相補アドレスｆｉ％工
０〜ａ８．ａ９〜見１４の変化が、アドレス信号変化検
出回路ＥＧによりて検出され、このアドレス信号変化検
出回路ＥＧから出力された検出信号φと、ライトイネー
ブル信号ＷＥと、チップ選択信号Ｃ８とにもとすいて、
書込み、読み出し及びリフレッシュ動作に必要な内部タ
イミング信号を全てタイミング発生回路ＴＧが形成する
ものである。したがって、外部からのタイミング制御が
簡素化できるため、スタティック型ＲＡＭと同様に扱い
昌（することができる。そして、メモリセルはダイナミ
ック型の１ＭＯ３型を用いているので大メモリ容量化を
実現することができる。
０〜ａ８．ａ９〜見１４の変化が、アドレス信号変化検
出回路ＥＧによりて検出され、このアドレス信号変化検
出回路ＥＧから出力された検出信号φと、ライトイネー
ブル信号ＷＥと、チップ選択信号Ｃ８とにもとすいて、
書込み、読み出し及びリフレッシュ動作に必要な内部タ
イミング信号を全てタイミング発生回路ＴＧが形成する
ものである。したがって、外部からのタイミング制御が
簡素化できるため、スタティック型ＲＡＭと同様に扱い
昌（することができる。そして、メモリセルはダイナミ
ック型の１ＭＯ３型を用いているので大メモリ容量化を
実現することができる。
また、メモリアレイのプリチャージ動作を一対の相補デ
ータ線、共通相補データ線を単に短絡させることによっ
て、約Ｖｃｃ／２の中間レベルにした場合には、０ボル
トからＶｃｃレベルまでチャージアップするものに比べ
、そのレベル変化量が小さく、プリチャージＭＯ３ＦＥ
Ｔのゲート電圧を通常の論理レベル（Ｖｃｃ）を用いて
も十分に非飽和状態でオンさせることが出来るからプリ
チャージ動作を高速に、しかも低消費電力の下に行うこ
とができる。このように、プリチャージレベルを約Ｖｃ
ｃ／２の中間レベルとした場合には、メモリセルの読み
出し時においても、メモリセルのアドレス選択用ＭＯＳ
Ｆ ＥＴのゲート電圧（ワード線選択電圧）として通
常の論理レベル（Ｖｃｃ）を用いても十分に非飽和状態
でオンさせることが出来るから、メモリセルの高速読み
出しが可能となる。
ータ線、共通相補データ線を単に短絡させることによっ
て、約Ｖｃｃ／２の中間レベルにした場合には、０ボル
トからＶｃｃレベルまでチャージアップするものに比べ
、そのレベル変化量が小さく、プリチャージＭＯ３ＦＥ
Ｔのゲート電圧を通常の論理レベル（Ｖｃｃ）を用いて
も十分に非飽和状態でオンさせることが出来るからプリ
チャージ動作を高速に、しかも低消費電力の下に行うこ
とができる。このように、プリチャージレベルを約Ｖｃ
ｃ／２の中間レベルとした場合には、メモリセルの読み
出し時においても、メモリセルのアドレス選択用ＭＯＳ
Ｆ ＥＴのゲート電圧（ワード線選択電圧）として通
常の論理レベル（Ｖｃｃ）を用いても十分に非飽和状態
でオンさせることが出来るから、メモリセルの高速読み
出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、読み出し基準電圧を形成するダミーセルは必ずしも
必要とされない。
一方のデータ線のプリチャージレベルを利用しているの
で、読み出し基準電圧を形成するダミーセルは必ずしも
必要とされない。
しかしながら、上記の選択されたメモリセルに対する再
書込みにおいて、ワード線のレベルが電源電圧Ｖｃｃレ
ベルのままでは、アドレス選択用のＭＯ３ＦＥＴＱ１５
等のしきい値電圧分だけ情報記憶用キャパシタへの書込
みレベルが低下してしまう。そのため、上記読み出し後
の再書込み動作において、上記ワード線選択レベルを電
源電圧Ｖｃｃ以上の高レベルにする必要がある。
書込みにおいて、ワード線のレベルが電源電圧Ｖｃｃレ
ベルのままでは、アドレス選択用のＭＯ３ＦＥＴＱ１５
等のしきい値電圧分だけ情報記憶用キャパシタへの書込
みレベルが低下してしまう。そのため、上記読み出し後
の再書込み動作において、上記ワード線選択レベルを電
源電圧Ｖｃｃ以上の高レベルにする必要がある。
第３図には、上記ワード線選択タイミング発生回路等の
タイミング信号を電源電圧以上の高レベルにするために
用いられるブートストラップ回路の一実施例の回路図が
示されている。
タイミング信号を電源電圧以上の高レベルにするために
用いられるブートストラップ回路の一実施例の回路図が
示されている。
この実施例では、特に制限されないが、入力タイミング
信号φｉｎは、ＣＭＯＳインバータ回路■ｖ２により反
転されて、次のブートストラップ回路の入力信号として
供給される。すなわち、上記反転されて入力タイミング
信号は、電源電圧側の出力回路を構成するＰチャンネル
ＭＯ３ＦＥＴＱ６０のゲートに供給される。また、上記
ＭＯ３ＦＥＴＱ６０には、直列形態にされたＮチャンネ
ルＭＯ３ＦＥＴＱ６１が設けられ、上記電源電圧側の出
力回路を構成する。上記ＮチャンネルＭＯ３ＦＥＴＱ６
１のソースと回路の接地電位点との間には、接地電位側
の出力回路を構成するＮチャンネルＭＯ３ＦＥＴＱ６２
．Ｑ６３が直列形態に設けられる。上記ＭＯ３ＦＥＴＱ
６２のゲートには、電源電圧Ｖｃｃが定常的に供給され
、接地電位側の出力ＭＯ３ＦＥＴＱ６３のドレイン耐圧
の向上を図るものである。すなわち、後述するように、
上記ＭＯ３ＦＥＴＱ６１のソースから得られる出力信号
φｏｕｔにブートストラップをかけて電源電圧Ｖｃｃ以
上の高レベルにした時、ＭＯ３ＦＥＴＱ６３のドレイン
電圧を電源電圧Ｖｃｃ −Ｖ ｔｈ （Ｍ Ｏ５ＦＥＴ
Ｑ６２のしきい値電圧）までの上昇に抑える作用をさせ
るものである。上記出力ＭＯ３ＦＥＴＱ６３のゲートに
は、上記反転された入力タイミング信号が供給される。
信号φｉｎは、ＣＭＯＳインバータ回路■ｖ２により反
転されて、次のブートストラップ回路の入力信号として
供給される。すなわち、上記反転されて入力タイミング
信号は、電源電圧側の出力回路を構成するＰチャンネル
ＭＯ３ＦＥＴＱ６０のゲートに供給される。また、上記
ＭＯ３ＦＥＴＱ６０には、直列形態にされたＮチャンネ
ルＭＯ３ＦＥＴＱ６１が設けられ、上記電源電圧側の出
力回路を構成する。上記ＮチャンネルＭＯ３ＦＥＴＱ６
１のソースと回路の接地電位点との間には、接地電位側
の出力回路を構成するＮチャンネルＭＯ３ＦＥＴＱ６２
．Ｑ６３が直列形態に設けられる。上記ＭＯ３ＦＥＴＱ
６２のゲートには、電源電圧Ｖｃｃが定常的に供給され
、接地電位側の出力ＭＯ３ＦＥＴＱ６３のドレイン耐圧
の向上を図るものである。すなわち、後述するように、
上記ＭＯ３ＦＥＴＱ６１のソースから得られる出力信号
φｏｕｔにブートストラップをかけて電源電圧Ｖｃｃ以
上の高レベルにした時、ＭＯ３ＦＥＴＱ６３のドレイン
電圧を電源電圧Ｖｃｃ −Ｖ ｔｈ （Ｍ Ｏ５ＦＥＴ
Ｑ６２のしきい値電圧）までの上昇に抑える作用をさせ
るものである。上記出力ＭＯ３ＦＥＴＱ６３のゲートに
は、上記反転された入力タイミング信号が供給される。
また、上記出力ＭＯ３ＦＥＴＱ６１のゲートには、その
ゲートに電源電圧Ｖｃｃが定常的に供給ささたＮチャン
ネル伝送ゲートＭＯ３ＦＥＴＱ６４を通して、ブートス
トラップ起動タイミング信号φｂと同期した信号φｂ１
１を受けるＣＭＯＳインバータ回路の出力信号が供給さ
れる。ブートストラップ起動タイミング信号φｂは、特
に制限されないが、上記信号φｂＩＩ＋が供給された遅
延回路ＤＬから出力される。すなわち、上記ブートスト
ラップ起動タイミング信号φｂは、上記信号φｈａ＋に
対して遅延された信号である。上記ＣＭＯＳインバータ
回路は、ＰチャンネルＭＯ３ＦＥＴＱ６５とＮチャンネ
ルＭＯ５ＦＥＴＱ６６とにより構成されるものである。
ゲートに電源電圧Ｖｃｃが定常的に供給ささたＮチャン
ネル伝送ゲートＭＯ３ＦＥＴＱ６４を通して、ブートス
トラップ起動タイミング信号φｂと同期した信号φｂ１
１を受けるＣＭＯＳインバータ回路の出力信号が供給さ
れる。ブートストラップ起動タイミング信号φｂは、特
に制限されないが、上記信号φｂＩＩ＋が供給された遅
延回路ＤＬから出力される。すなわち、上記ブートスト
ラップ起動タイミング信号φｂは、上記信号φｈａ＋に
対して遅延された信号である。上記ＣＭＯＳインバータ
回路は、ＰチャンネルＭＯ３ＦＥＴＱ６５とＮチャンネ
ルＭＯ５ＦＥＴＱ６６とにより構成されるものである。
特に制限されないが、この実施例では、上記ＣＭＯＳイ
ンバータ回路を構成するＰチャンネルＭＯ８ＦＥＴＱ６
５と電源電圧端子Ｖｃｃとの間に、上記反転された入力
タイミング信号を受けるインバータ回路ＩＶ３の出力信
号を受けるＰチャンネルＭＯ３ＦＥＴＱ６７が設けられ
る。
ンバータ回路を構成するＰチャンネルＭＯ８ＦＥＴＱ６
５と電源電圧端子Ｖｃｃとの間に、上記反転された入力
タイミング信号を受けるインバータ回路ＩＶ３の出力信
号を受けるＰチャンネルＭＯ３ＦＥＴＱ６７が設けられ
る。
このＰチャンネルＭＯ８ＦＥＴＱ６７は、ブートストラ
ップ起動タイミング信号φｂに同期した信号φｂｍが入
力タイミング信号φｉｎより早くロウレベルに復旧した
時、ブートストランプ電圧が電源電圧Ｖｃｃ側に引き抜
かれてしまうのを防止するためのものである。このこと
は、後述する動作説明より明らかになるであろう。また
、上記出力ＭＯ３ＦＥＴＱ６１のソース側から出力タイ
ミング信号φｏｕｔを得るものである。この出力タイミ
ングφｏｕｔを電源電圧Ｖｃｃ以上の高レベルに昇圧す
るため、一方の電極が上記出力端子に接続され、他方の
電極に上記ブートストラップ起動タイミング信号φｂが
供給されたブートストラップ容量ＣＢが設けられるもの
である。
ップ起動タイミング信号φｂに同期した信号φｂｍが入
力タイミング信号φｉｎより早くロウレベルに復旧した
時、ブートストランプ電圧が電源電圧Ｖｃｃ側に引き抜
かれてしまうのを防止するためのものである。このこと
は、後述する動作説明より明らかになるであろう。また
、上記出力ＭＯ３ＦＥＴＱ６１のソース側から出力タイ
ミング信号φｏｕｔを得るものである。この出力タイミ
ングφｏｕｔを電源電圧Ｖｃｃ以上の高レベルに昇圧す
るため、一方の電極が上記出力端子に接続され、他方の
電極に上記ブートストラップ起動タイミング信号φｂが
供給されたブートストラップ容量ＣＢが設けられるもの
である。
次に、第４図の動作タイミング図に従って、第３図に示
したブートストラップ回路の動作を説明する。
したブートストラップ回路の動作を説明する。
入力タイミング信号φｉｎとブートストラップ起動タイ
ミング信号φｂ（及びタイミング信号φｂ＋＋＋）が共
にロウレベルの時、上記入力タイミング信号φｉｎの反
転信号（ノードＮｌ）のハイレベルによって、回路の接
地電位側の出力ＭＯ３ＦＥＴＱ６３がオン状態に、回路
の電源電圧側のＰチャンネルＭＯ３ＦＥＴＱ６０がオフ
状態になっている。
ミング信号φｂ（及びタイミング信号φｂ＋＋＋）が共
にロウレベルの時、上記入力タイミング信号φｉｎの反
転信号（ノードＮｌ）のハイレベルによって、回路の接
地電位側の出力ＭＯ３ＦＥＴＱ６３がオン状態に、回路
の電源電圧側のＰチャンネルＭＯ３ＦＥＴＱ６０がオフ
状態になっている。
これにより、出力タイミング信号φｏｕｔ （ノードＮ
３）はロウレベルになる。また、インバータ回路ＩＶ３
の出力信号がロウレベルになってＰチャンネルＭＯ３Ｆ
ＥＴＱ６７がオン状態になっているので、ブートストラ
ップ起動タイミング信号φｂと同期したロウレベルの信
号φｂＩ１１を受けるＣＭＯＳインバータ回路の出力信
号がハイレベルになる。これにより、伝送ゲートＭＯ３
ＦＥＴＱ６４を通してＮチャンネルＭＯ３ＦＥＴＱ６１
のゲートにＶｃｃ −Ｖｔｈの電圧が供給される。これ
により、ＭＯ８ＦＥＴＱ６１がオン状態となり、その基
板にはノードＮ３のロウレベルが供給されるのでゲート
と基板（チャンネル）間のゲート容量にはプリチャージ
がなされる。なお、特に制限されないが、この実施例に
おいては、ノードＮ２をプリチャージするために上述し
たもの以外にＮチャンネル型のプリチャージＭＯ３ＦＥ
ＴＱ６Ｂが電源端子ＶｃｃとノードＮ２に設けられてい
る。
３）はロウレベルになる。また、インバータ回路ＩＶ３
の出力信号がロウレベルになってＰチャンネルＭＯ３Ｆ
ＥＴＱ６７がオン状態になっているので、ブートストラ
ップ起動タイミング信号φｂと同期したロウレベルの信
号φｂＩ１１を受けるＣＭＯＳインバータ回路の出力信
号がハイレベルになる。これにより、伝送ゲートＭＯ３
ＦＥＴＱ６４を通してＮチャンネルＭＯ３ＦＥＴＱ６１
のゲートにＶｃｃ −Ｖｔｈの電圧が供給される。これ
により、ＭＯ８ＦＥＴＱ６１がオン状態となり、その基
板にはノードＮ３のロウレベルが供給されるのでゲート
と基板（チャンネル）間のゲート容量にはプリチャージ
がなされる。なお、特に制限されないが、この実施例に
おいては、ノードＮ２をプリチャージするために上述し
たもの以外にＮチャンネル型のプリチャージＭＯ３ＦＥ
ＴＱ６Ｂが電源端子ＶｃｃとノードＮ２に設けられてい
る。
次に、入力タイミング信号φｉｎがハイレベルになると
、ノードＮ１がロウレベルに変化する。これにより、Ｎ
チャンネルＭＯ３ＦＥＴＱ６３がオフ状態に、Ｐチャン
ネルＭＯ３ＦＥＴＱ６０がオン状態に切り替わる。この
ＭＯ３ＦＲＴＱ６Ｇのオン状態により、上記オン状態な
っているＮチャンネルＭＯ５ＦＥＴＱ６１を通してノー
ドＮ３（出力タイミング信号φｏｕｔ ）がハイレベル
なる。
、ノードＮ１がロウレベルに変化する。これにより、Ｎ
チャンネルＭＯ３ＦＥＴＱ６３がオフ状態に、Ｐチャン
ネルＭＯ３ＦＥＴＱ６０がオン状態に切り替わる。この
ＭＯ３ＦＲＴＱ６Ｇのオン状態により、上記オン状態な
っているＮチャンネルＭＯ５ＦＥＴＱ６１を通してノー
ドＮ３（出力タイミング信号φｏｕｔ ）がハイレベル
なる。
この場合、ＮチャンネルＭＯ３ＦＥＴＱ６１のゲート電
圧であるノードＮ２のレベルは、そのセルフブートスト
ラップ作用によって、電源電圧以上の高レベル（約２Ｖ
ｃｃ−Ｖｔｈ）に昇圧されるので、ノードＮ３を電源電
圧Ｖｃｃレベルまで上昇させられるものである。なお、
この時、ＭＯ３ＦＥＴＱ６４がオフ状態にされるので、
上記昇圧されたノードＮ２の電位が電源電圧Ｖｃｅ側に
抜けてしまうこはない。
圧であるノードＮ２のレベルは、そのセルフブートスト
ラップ作用によって、電源電圧以上の高レベル（約２Ｖ
ｃｃ−Ｖｔｈ）に昇圧されるので、ノードＮ３を電源電
圧Ｖｃｃレベルまで上昇させられるものである。なお、
この時、ＭＯ３ＦＥＴＱ６４がオフ状態にされるので、
上記昇圧されたノードＮ２の電位が電源電圧Ｖｃｅ側に
抜けてしまうこはない。
上記の出力タイミング信号φｏｕｔのハイレベルにより
、ブートストラップ容量ＣＢには、電源電圧Ｖｃｃによ
るプリチャージが行われる。
、ブートストラップ容量ＣＢには、電源電圧Ｖｃｃによ
るプリチャージが行われる。
次いで、タイミング信号φｂｍがハイレベルに変化し、
これによりブートストラップ起動タイミング信号φｂが
ハイレベルに変化すると、出力タイミング信号φｏｕｔ
は、上記ブートストラップ容量ＣＢの容量値と図示しな
い負荷容量の容量比に従った電源電圧Ｖｃｃ以上の高レ
ベルに昇圧される。
これによりブートストラップ起動タイミング信号φｂが
ハイレベルに変化すると、出力タイミング信号φｏｕｔ
は、上記ブートストラップ容量ＣＢの容量値と図示しな
い負荷容量の容量比に従った電源電圧Ｖｃｃ以上の高レ
ベルに昇圧される。
タイミング信号φｂｍによって上記ＣＭＯＳインバータ
回路を構成するＮチャンネルＭＯ３ＦＥＴＱ６６がオン
状態にされるため、伝送ゲートＭＯ３ＦＥＴＱ６４を通
して上記出力ＭＯ３ＦＥＴＱ６１のゲート電圧がロウレ
ベルにされ、このＭＯ３ＦＥＴＱ６１がオフ状態にされ
る。これにより、上記出力タイミング信号φｏｕｔの昇
圧されたレベルが電源電圧Ｖｃｅ側への逆流によって低
下してしまうことを防止することができる。
回路を構成するＮチャンネルＭＯ３ＦＥＴＱ６６がオン
状態にされるため、伝送ゲートＭＯ３ＦＥＴＱ６４を通
して上記出力ＭＯ３ＦＥＴＱ６１のゲート電圧がロウレ
ベルにされ、このＭＯ３ＦＥＴＱ６１がオフ状態にされ
る。これにより、上記出力タイミング信号φｏｕｔの昇
圧されたレベルが電源電圧Ｖｃｅ側への逆流によって低
下してしまうことを防止することができる。
なお、上記ブートス■・ラップ起動タイミング信号φｂ
に同期した信号φｂｍが、入力タイミング信号φｉｎよ
り早くロウレベルになった時、ＣＭＯＳインバータ回路
の出力信号によって上記ＮチャンネルＭＯ３ＦＥＴＱ６
１が早くオン状態され、これにより、上記昇圧レベルが
低下されてしまうのを防ぐために、ＰチャンネルＭＯ３
ＦＥＴＱ６７は、入力タイミング信号φｉｎと同相の信
号によって制御されるようにされている。
に同期した信号φｂｍが、入力タイミング信号φｉｎよ
り早くロウレベルになった時、ＣＭＯＳインバータ回路
の出力信号によって上記ＮチャンネルＭＯ３ＦＥＴＱ６
１が早くオン状態され、これにより、上記昇圧レベルが
低下されてしまうのを防ぐために、ＰチャンネルＭＯ３
ＦＥＴＱ６７は、入力タイミング信号φｉｎと同相の信
号によって制御されるようにされている。
（１１ＣＭ ＯＳ出力を用いることにより、Ｐチャンネ
ル出力ＭＯＳ Ｆ ＥＴとＮチャンネル出力Ｍ ＯＳ
ＦＥ！とが同時にオ′状態！０なることがな６゛から・
大きな駆動電流を形成する出力回路での貫通電流の発生
を防止することができる。これにより、低消費電力化を
図ったブートストラップ回路を得ることができるという
効果が得られる。
ル出力ＭＯＳ Ｆ ＥＴとＮチャンネル出力Ｍ ＯＳ
ＦＥ！とが同時にオ′状態！０なることがな６゛から・
大きな駆動電流を形成する出力回路での貫通電流の発生
を防止することができる。これにより、低消費電力化を
図ったブートストラップ回路を得ることができるという
効果が得られる。
（２）上記（１１により、出力ＭＯＳ Ｆ ＥＴが相補
的にオン状態なって、ハイレベルとロウレベルの出力信
号を形成するものである。このため、出力ＭＯ３ＦＥＴ
は、必要な駆動電流を形成するために必要最少なコンダ
クタンス特性に設定できるから、０Ｍ０３回路を用いて
いるにもかかわらず、そのレイアウト面積を小さくする
ことができるという効果が得られる。ちなみに、本願発
明者の試算にとよれば、第１図の回路に比べ第３図の回
路では、約９０％のサイズにより形成することができる
。
的にオン状態なって、ハイレベルとロウレベルの出力信
号を形成するものである。このため、出力ＭＯ３ＦＥＴ
は、必要な駆動電流を形成するために必要最少なコンダ
クタンス特性に設定できるから、０Ｍ０３回路を用いて
いるにもかかわらず、そのレイアウト面積を小さくする
ことができるという効果が得られる。ちなみに、本願発
明者の試算にとよれば、第１図の回路に比べ第３図の回
路では、約９０％のサイズにより形成することができる
。
（３１メモリアレイＭ−ＡＲＹがダイナミック型メモリ
セルにより構成され、その周辺回路がＣＭＯＳスタティ
ック型回路により構成された半導体記憶装置におけるワ
ード線選択タイミング信号又はデータ線選択タイミング
信号等のようなタイミング発生回路に、この発明に係る
ブートストラップ回路を適用することにより、上記（１
）と（２）とにより、低消費電力化と高集積化とを実現
できるという効果が得られる。
セルにより構成され、その周辺回路がＣＭＯＳスタティ
ック型回路により構成された半導体記憶装置におけるワ
ード線選択タイミング信号又はデータ線選択タイミング
信号等のようなタイミング発生回路に、この発明に係る
ブートストラップ回路を適用することにより、上記（１
）と（２）とにより、低消費電力化と高集積化とを実現
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、耐圧向上のた
めのＭＯＳＦＥＴは、他の高耐圧化の構造ないし回路に
置き換えることができるものである。また、入力タイミ
ング信号は、反転信号として形成すれば、インバータ回
路ＩＶ２を省略できるものである。さらに、ブートスト
ラップ起動タイミング信号φｂに同期した信号ｂ＋ｗを
入力タイミング信号φｉｎの遅延信号として形成した場
合には、この信号φｂ−が早くロウレベルになることが
ないから、ＰチャンネルＭＯ３ＦＥＴＱ６７とその制御
信号を形成するインバータ回路ＩＶ３とは、省略するこ
とができるものである。また、第３図の実施例回路にお
けるＭＯＳＦＥＴの導電型は、ＮチャンネルＭＯＳ Ｆ
ＥＴをＰチャンネルＭＯ３ＦＥＴに、ＰチャンネルＭ
Ｏ３ＦＥＴをＮチャンネルＭＯＳ Ｆ ＥＴにそれぞれ
置き換えるものであってもよい。また、この場合の電源
電圧Ｖｃｃの極性は、上記実施例の場合と逆に構成する
ものとすればよい。また、上記タイミング信号φｂとし
て、上記タイミング信号φｂｗ＋を使うことも可能であ
る。この場合、遅延回路ＤＬを省略することが可能であ
り、素子数を少なくすることが可能となる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、耐圧向上のた
めのＭＯＳＦＥＴは、他の高耐圧化の構造ないし回路に
置き換えることができるものである。また、入力タイミ
ング信号は、反転信号として形成すれば、インバータ回
路ＩＶ２を省略できるものである。さらに、ブートスト
ラップ起動タイミング信号φｂに同期した信号ｂ＋ｗを
入力タイミング信号φｉｎの遅延信号として形成した場
合には、この信号φｂ−が早くロウレベルになることが
ないから、ＰチャンネルＭＯ３ＦＥＴＱ６７とその制御
信号を形成するインバータ回路ＩＶ３とは、省略するこ
とができるものである。また、第３図の実施例回路にお
けるＭＯＳＦＥＴの導電型は、ＮチャンネルＭＯＳ Ｆ
ＥＴをＰチャンネルＭＯ３ＦＥＴに、ＰチャンネルＭ
Ｏ３ＦＥＴをＮチャンネルＭＯＳ Ｆ ＥＴにそれぞれ
置き換えるものであってもよい。また、この場合の電源
電圧Ｖｃｃの極性は、上記実施例の場合と逆に構成する
ものとすればよい。また、上記タイミング信号φｂとし
て、上記タイミング信号φｂｗ＋を使うことも可能であ
る。この場合、遅延回路ＤＬを省略することが可能であ
り、素子数を少なくすることが可能となる。
以上の説明では本願発明者によってなされた発明をその
背景となった技術分野であるＲＡＭ等の半導体記憶装置
におけるプートストラップ回路に適用した場合ついて説
明したが、これに限定されるものではなく、０Ｍ０３回
路により構成され、電源電圧Ｖｃｃ以上の高レベルを形
成するプートストラップ回路として各種半導体集積回路
装置に広く利用できるものである。
背景となった技術分野であるＲＡＭ等の半導体記憶装置
におけるプートストラップ回路に適用した場合ついて説
明したが、これに限定されるものではなく、０Ｍ０３回
路により構成され、電源電圧Ｖｃｃ以上の高レベルを形
成するプートストラップ回路として各種半導体集積回路
装置に広く利用できるものである。
第１図は、この発明に先立って開発されたタイミング発
生回路の一例を示す回路図、 第２図は、この発明が適用される半導体記憶装置の一実
施例を示す回路図、 第３図は、そのタイミング発生回路として用いられるプ
ートストラップ回路の一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ｐｃｉ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＰＯ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、ＥＧ・・変化検出回路
、ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リフレ
ッシュ回路、ＤＯＢ・・データ出力バッファ、ＤＩＢ・
・データ入カバソファ、ＭＰＸ・・マルチプレクサ 代理人弁理士 高欄 明夫 第 １ 図 第 ３ 図 第 ４ 図 手続補正書（自発） 昭和５９年特許願第 ５６０２７ 号 発明の名称 半導体集積回路装置 補ＩＦをする者 ＩＩ＋１との１鮒 特許出願人 ｒｌｌｌｌ： ｔ５１０１１１式会１． ０ 立 製
作 所代 理 人 居 甫 〒１００東京都千代田区丸の内−丁目５番１号
株式会ン１日立製作所内 電Ｕ： Ｊ悄・２１２忙１１
１１ ＋大代表）含丁正明 細 書 発明の名称 半導体集積回路装置 特許請求の範囲 １、入力タイミング信号がそのゲートに供給され、その
ソースが電源電圧端子に接続された第１導電型のＭＯ８
ＦＥＴＱ６０と、このＭＯ８ＦＥＴＱ６０と直列形態に
接続された第２導電型のＭＯ８ＦＥＴＱ６】と、上記Ｍ
Ｏ８ＦＥＴＱ６１のゲートとブートストラップ起動タイ
ミング信号と同期した信号を受けるＣＭＯＳインバータ
回路の出力点との間に設けられ、そのゲートが上記電源
電圧端子に接続された第２導電型の伝送グー）ＭＯ８Ｆ
ＥＴＱ６４と、上記ＭＯ８ＦＥＴＱ６１のソースと回路
の接地電位点との間に設けられ、上記入力タイミング信
号がそのゲートに接続された第２導電型のＭ０８ＦＥＴ
Ｑ６３と、上記ＭＯ８ＦＥＴＱ６１のソースに一方の電
極が接続され、他方の電極にブートストラップ起動タイ
ミング信号が供給されたブートストラップ容量ＣＢとを
含むプートストラップ回路を内蔵することを特徴とする
半導体集積回路装置。 ２／上記ＣＭＯＳインバータ回路の電源電圧側ＭＯ８Ｆ
ＥＴと電源電圧端子との間には、上記入力タイミングの
反転信号が供給された第１導電型のＭＯ８ＦＥＴＱ６７
が設けられるものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、その周辺回路が０Ｍ０
８回路によって構成され、そのメモリアレイがダイナミ
ック型メモリセルで構成された擬似スタティック型ＲＡ
Ｍであり、プートストラップ回路は、ワード線、データ
線の選択タイミング信号を形成するものであることを特
徴とする特許請求の範囲第１又は第２項記載の半導体集
積回路装置。 発明の詳細な説明 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＣＭＯ８（相補型ＭＯ８）回路によって構成された
プートストラップ回路を内蔵する半導体集積回路装置に
利用して有効な技術に関するものである。 〔背景技術〕 本願出願人においては、例えば、ダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に使用される第１図に
示すようなタイミング発生回路を先に開発した。このタ
イミング発生回路においては、入力タイミング信号φｉ
ｎとその反転遅延信号を利用して、ブートスト２．ツブ
電圧を形成することにより、電源電圧側の出力ＭＯ８Ｆ
ＥＴＱ５５を駆動して電源電圧レベルの出力信号を得る
ものである。このタイミング発生回路にあっては、上記
入力タイミング信号φｉｎがハイレベルになってからそ
の反転遅延信号がロウレベルになるまでの遅延時間に、
駆動段及び出力段におけるプッシュプル形態のＭＯ８Ｆ
ＥＴ’Ｑ５３ 、Ｑ５４及び出力ＭＯ８ＦＥＴＱ５５．
Ｑ５６が共にオン状態のときに、所定の出力ロウレベル
を形成するものであるため、比較的大きな貫通電流を流
すことになり、その消費電流が大きくなるという欠点が
ある。また、出力端子にプートストラップ容１ｉｃＢ２
を設けて、出力信号を電源電圧Ｖｃｃ以上の高レベルと
する場合、高レベルの出力信号による出力ＭＯ８ＦＥＴ
Ｑ５６の耐圧を確保するため、そのゲートに電１源電圧
Ｖｃｃが定常的に供給されたＭＯ８ＦＥＴＱ５７を設け
るものである。したがって、回路の接地電位側の出力Ｍ
Ｏ８ＦＥＴがＭＯ８ＦＥＴＱ５６．Ｑ５７のように直列
形態とされ、かつ、電源電圧側のＭＯ８ＦＥＴＱ５５と
のコンダクタンスと上記直列形態のＭＯ８ＦＥＴＱ５６
．Ｑ５７トノ合成コンダクタンス特性との比を大きく設
定して、上記のような出力ロウレベルを形成するため、
上記回路の接地電位側の出力ＭＯ８ＦＥＴＱ５６、Ｑ５
７のサイズが極めて大きく形成する必要があり、比較的
大きなレイアウト面積を必要とするという欠点がある。 ダイナミック型ＲＡＭについては、特開昭５７−８２２
８２号公報及び特願昭５７−１６４８３１ 号に詳しく
述べられている。 〔発明の目的〕 この発明の目的は、低消費電力化を図ったプートストラ
ップ回路を含む半導体集積回路装置を提供することにあ
る。 この発明の他の目的は、高集積度を実現したプートスト
ラップ回路を含む半導体集積回路装置を提供することに
ある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
プートストラップ回路は、入力タイミング信号がそのゲ
ートに供給され、そのソースが電源電圧端子に接続され
たＱ６０のような第１導電型の第１Ｍ０８ＦＥＴを持つ
。プートストラップ回路は、また、第１Ｍ０８ＦＥＴが
逆バイアス状態にされてしまうことを防ぐためのスイッ
チング素子もしくは禁止素子を含む。このスイッチング
素子もしくは禁止素子は、この第１ＭＯ８により構成さ
れ、その周辺回路がＣＭＯＳスタテイ゛ツク型回路型上
路構成された半導体記憶装置に適用した一実施例の回路
図が示されている。同図の各回路素子は、公知のＭＯ８
集積回路の製造技術によって、１個のシリコンのような
半導体基板上において、形成される。 実施例において、ＮチャンネルＭＯ８ＦＥＴは、単結晶
シリコンからなるＰ型半導体基板上に形成され、Ｐチャ
ンネルＭＯ８ＦＥＴは、半導体基板上に形成されたＮ型
ウェル領域上に形成される。 それらは、選択酸化技術及びセルフアライメント技術の
ような技術の利用によって形成される。半導体基板は、
ＮチャンネルＭＯ８ＦＥＴの共通基体ゲートを構成し、
回路のアース電位（第１基準電位）に維持される。Ｎ型
ウェル領域は、ＰチャンネルＭＯ８ＦＥＴの基体ゲート
を構成し、回路の電源電圧ｙｃｃ（約＋５Ｖ）に維持さ
れる。 以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ル型のものである。 ＦＥＴＱ６０と直列形態に接続されかつＭＯ８ＦＥＴＱ
６０とともに電源電圧側の出力回路を構成するＱ６１の
ような第２導電型のＭＯＳＦＥＴから構成することがで
きる。上記ＭＯ８ＦＥＴＱ６１のゲートには、ブートス
トラップ起動タイミング信号と同期した信号を受けるＣ
ＭＯＳインバータ回路の出力信号が容量カット用の第２
導電型の伝送ゲートＭ０８ＦＥＴＱ６４を介して伝えら
れる。 上記入力タイミング信号がそのゲートに供給される接地
電位側の出力回路を構成する第２導電型のＱ６３のよう
なＭＯＳＦＥＴが設けられ、そのＭＯ８ＦＥＴＱ６３の
一方の電極が上記ＭＯ８ＦＥＴＱ６１のソースに接続さ
れ、他方の電極にブートストラップ起動タイミング信号
が供給されたブートストラップ容量ＣＢを設けられる。 他の実施例は、他の代替可能なスイッチ素子もしくは１
流禁止素子を含む。 〔実施例〕 第２Ａ図及び第２Ｂ図には、この発明を、メモ１１丁レ
イＭ−ＡＲＹがダイナミック型メモリセルメモリアレイ
Ｍ−ＡＲＹは、その一対の行が代表として示されており
、一対の平行に配置された相補データ線り、Ｄに、アド
レス選択用ＭＯ８ＦＥＴＱＩ ５ないしＱ１８と情報記
憶用ＭＯ８容量とで構成された複数のメモリセルのそれ
ぞれの入出力ノードが第２Ａ図及び第２Ｂ図に示すよう
に所定の規則性をもって配分されて結合されている。 プリチャージ回路ＰＣＩは、特に制限されないが、代表
として示されたＭＯ８ＦＥＴＱ１４のように、相補デー
タ線り、Ｄ間に設けられたスイッチＭＯ８ＦＥＴＱＩ
４により構成される。 センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ８ＦＥＴＱ７ 、Ｑ９と、ＮチャンネルＭＯ８ＦＥ
ＴＱ６．Ｑ８とからなる０ＭＯ８（相補型ＭＯ８）ラッ
チ回路で構成され、その一対の入出力ノードが上記相補
データ線り、Ｄに結合されている。また、上記ラッチ回
路には、特に制限されないが、並列形態のＰチャンネル
ＭＯ８Ｆ Ｅ Ｔ Ｑ １２ 、 Ｑ １３ヲＡＬ、テ
［原電圧Ｖ９ｃが供給され、並列形態のＮチャンネルＭ
Ｏ８ＦＥＴＱ１０、Ｑｌｌを通して回路の接地電圧Ｖｓ
ｓが供給される。これらのパワースイッチＭＯ８ＦＥＴ
Ｑ１０、Ｑｌｌ及びＭＯ８ＦＥＴＱＩ ２ 、Ｑｌ ３
は、他の同様な行に設けられたセンスアンプＳＡに対し
て共通に用いられる。 上記ＭＯ８ＦＥＴＱＩ Ｏ、Ｑｌ ２のゲートには、セ
ンスアンプＳＡを活性化させる相補タイミングパルスφ
ｐａｌ 、φｐａｌが印加され、ＭＯ８ＦＥＴＱ１１、
Ｑ１３のゲートには、上記タイミングパルスφｐａｌ
、φｐａｌより遅れた、相補タイミングパルスφｐａ２
．φｐａ２が印加される。この理由は、メモリセルから
の微小読み出し電圧でセンスアンプＳＡを動作させたと
き、データ線のレベル落ち込みを比較的小さなコンダク
タンス特性のＭＯ８ＦＥＴＱＩ Ｏ、Ｑｌ ２によって
電流制限を行うことにより防止する。上記増幅動作によ
って相補データ線電位の差を太き（した後、比較的大き
なコンダクタンス特性のＭＯ８ＦＥＴＱＩ １ 、Ｑｌ
３をオン状態にして、その増幅動作を速くする。この
ように２段階に分けて、センスアンプＳＡの増幅動作を
行わせることによって、相補データ線のハイレベル側の
落ち込みを防止しつつ、高速読み出しを行うことができ
る。 ロウデコーダＲ−ＤＣＲは、その１回路分（ワード線４
本分）が代表として示されており、例えばアドレス信号
ａ２〜ａ６を受けるＮチャンネルＭＯ８ＦＥＴＱ３２〜
Ｑ３６及びＰチャンネルＭＯ８ＦＥＴＱ３７〜Ｑ４１で
構成された０Ｍ０８回路によるＮＡＮＤ（ナンド）回路
で上記４本分のワード線選択信号が形成される。 とのＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩｖｌ
で反転され、カットＭＯ８ＦＥＴＱ２８〜Ｑ３１を通し
て、ＭＯ８ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる
。 また、＊に制限されないが、２ビツトの相補アドレス信
号ａｏＩａｌで形成されたデコード信号と、ワード線選
択タイミング信号φＸとの組合せで形成された４通りの
ワード線選択タイミング信号φｘｏＯないしφｘｌｌが
上記ＭＯ８ＦＥＴＱ２４〜Ｑ２７を介して各ワード線に
伝えられる。 ここで、非反転アドレス信号ａＯと反転アドレス信号ａ
Ｏとを合わせて相補アドレス信号ａＯのように表わすも
のである。他の相補アドレス信号についても同様に表す
ものである。信号φｘ００〜φＸｌｌは、内部相補アド
レス信号ａＯ＋ａｏ＊ａｌ及び石をデコードし、ワード
線選択タイミング信号φＸに同期してそれらの信号φｘ
００〜φＸｌｌを出力するプリデコーダＰＤＣＨによっ
て形成される。プリデコーダＰＤＣＲの詳細は、第５図
に示されている。 第５図において、特に制限されないが、ブリデ：７−／
ＦＤＣｕｔ、デコーダ部分ＤｃＲ（ＣＭ。 Ｓナンド回路Ｇ］〜Ｇ４及びＣＭＯＳインバータＩＶＩ
Ｏ〜ＩＶ］３）、Ｎチャンネル型のカットＭＯ８ＦＥ
ＴＱＩ ＯＯ〜ＱＩ Ｏａ、Ｎチャンネル型のトランス
ファＭＯ８ＦＥＴＱ１ｏ４〜Ｑ１ｏ７、Ｎチャンネル型
のリセットＭＯ８ＦＥＴＱ １０８〜Ｑ１１１、及びＣ
ＭＯＳインバータＩｖ１４から構成゛されている。 第５図のプリデコーダＰＤＣＲの回路動作は、次のよう
になる。 先ず、ワード線選択信号φＸがロウレベルに維持されて
いるなら、選択線ＳＬＩ〜ＳＬ４の出力信号φｘｏｏ〜
φｘｌｌは、インバータＩＶＩ ４から出力されるノ・
イレベル出力（約電源電圧Ｖｃｃ）によってリセットＭ
Ｏ８ＦＥＴＱｌＯｓ〜Ｑ１】１がオン状態にされるので
、ロウレベルに維持される。 次に、信号φＸがノ・イレベルに立上げられると、それ
に応じて出力信号φｘ００〜φｘｌｌのうちの１つがハ
イレベルに立上げられる。すなわち、もしも内部アドレ
ス信号ａＯとａ】がノ〜イレベル（約ＶＣＣ）なら、ト
ランスファＭＯ８ＦＥＴＱ１０４がオン状態にされ、信
号φＸがＭＯ８ＦＥＴＱ１０４を介して線ＳＬＩに転送
される。これに応じて信号φｘｏＯはノ・イレペルにさ
れる。残 ７りの信号φｘＯ１〜φｘｌｌは、ＭＯ８Ｆ
ＥＴＱ１０５〜Ｑ１０７がデコーダ部分ＤＣＨによって
オフ状態に駆動されているので、ロウレベルに維持され
る。 ここで、オン状態のＭＯ８ＦＥＴＱＩ ０４は、そのゲ
ート電極とそのゲート電極の下の半導体基板表面に誘導
されるチャンネル領域との間に比較的大きいゲート容量
を持つようになる。このゲート容量は、いわばセルフブ
ートストラップ容量として作用する。それ故に、信号φ
Ｘがノ・イレペルにされると、ＭＯ８ＦＥＴＱＩ Ｏ４
のゲートはより大きいハイレベルにブーストされ、信号
φＸは、実質的に電圧損失を受けることなく、線ＳＬｌ
に転送される。このとき、カットＭ０８ＦＥＴＱ１００
は、ＭＯ８ＦＥＴＱＩ Ｏ４の昇圧されたゲート電圧に
よって自動的にオフ状態にされる。残りのＭＯ８ＦＥＴ
ＱＩ ０５〜Ｑ１０７は、デコーダ部分ＤＣＨのロウレ
ベル出力によってそれぞれのゲート電極の下にチャンネ
ル領域が誘導されないので、小さいゲート容量しか持た
ない。 第２Ａ図及び第２Ｂ図において、各ワード線と接地電位
との間には、ＭＯ８ＦＥＴＱ２０〜Ｑ２３が設けられ、
そのゲートに上記ＮＡＮＤ回路の出力が印加されること
によって、非選択時のワード線を接地電位に固定させる
ものである。上記ワード線には、リセット用のＭＯ８Ｆ
ＥＴＱ】ないしＱ４が設けられており、リセットパルス
φｐｗを受けてこれらのＭＯ８ＦＥＴＱＩ〜Ｑ４がオン
状態となることによって、選択されたワード線が接地レ
ベルにリセットされる。 カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ８ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯ８ＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。カラムデコーダＣ−ＤＣＲは、入力アドレス信号Ａ９
〜Ａ１４を受けるところの力２ムアドレスバックアＹ−
ＡＤＢから電力される信号ａ９〜ａ１４を受け、それを
デコードする。 上記共通相補データ１ｓＣＤ、ＣＤ間には、上記同様な
プリチャージ回路ＰＣ２を構成するプリチャージＭＯ８
ＦＥＴＱ４４が設けられている。この共通相補データ線
ＣＤ、ＣＤには、上記センスアンプＳＡと同様な回路構
成のメインアンプＭＡの一対の入出力ノードが結合され
ている。 同図において、ＤＩＢはデータ人力バッファであり、Ｄ
ＯＢはデータ出力バッ７アである。 自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。 このタイマー回路は、外部端子からのりフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された内部相
補アドレス信号ａＯ−ａ８をアドレスデコーダＲ−ＤＣ
Ｒに伝えて一本のワード線選択動作によるリフレッシュ
動作（オートリフレッシュ）を行う。上記リフレッシュ
制御信号ＲＥＳＨの入力毎にアドレスカウンタの歩道動
作が行われるので、ワード線数だけ上記動作を繰り返す
ことにより、全メモリセルをリフレッシヱさせることが
できる。また、上記−リフレッシュ制御信号ＲＥＳＨを
ロウレベルにしつづけると、タイマー回路が動作して、
一定時間毎にパルスを発生するので、アドレスカウンタ
が歩進させられて、この間連続的なリフレッシュ動作を
おこなう。 この実施例のＲＡＭにおいては、相補アドレス信号ａｏ
−ａ８．ａ９〜ａ１４の変化が、アドレス信号変化検出
回路ＥＧによって検出され、このアドレス信号変化検出
回路ＥＧから出力された検出信号φと、ライトイネーブ
ル信号ＷＥと、チップ選択信号Ｃ８とにもとづいて、書
込み、読み出し及びリフレッシュ動作に必要な内部タイ
ミング信号を全てタイミング発生回路ＴＧが形成するも
のである。したがって、外部からのタイミング制御が簡
素化できるため、スタティック型ＲＡＭと同様に扱い易
くすることができる。そして、メモリセルはダイナミッ
ク型の１ＭＯ８型を用いているので大メモリ容量化を実
現することができる。 また、メモリアレイのプリチャージ動作を一対の相補デ
ータ線、共通相補データ線を単に短絡させることによっ
て、約Ｖｃｃ／２の中間レベルにした場合には、０ボル
トからＶｃｃレベルまでチャージアップするものに比べ
、そのレベル変化量が小さく、プリチャージＭＯ８ＦＥ
Ｔのゲート電圧を通常の論理レベル（Ｖｃｃ ）を用い
ても十分に非飽和状態でオンさせることが出来るからプ
リチャージ動作を高速に、しかも低消費電力の下に行う
ことができる。このよう罠、プリチャージレベルを約Ｖ
ｃｃ／２の中間レベルとした場合には、メモリセルの読
み出し時においても、メモリセルのアドレス選択用ＭＯ
８ＦＥＴのゲート電圧（ワード線選択電圧）として通常
の論理レベル（Ｖｃｃ ）を用いても十分に非飽和状態
でオンさせることが出来るから、メモリセルの高速読み
出しが可能となる。また、読み出し基準電圧は、メモリ
セルが選択されない一方のデータ線のプリチャージレベ
ルを利用しているので、読み出し基準電圧を形成するダ
ミーセルは必ずしも必要とされない。 しかしながら、上記の選択されたメモリセルに対する再
書込みにおいて、ワード線のレベルが電源−圧Ｖｃｃレ
ベルのままでは、アドレス選択用のＭ０８ＦＥＴＱ１５
等のしきい値電圧分だけ情報記憶用キャパシタへの書込
みレベルが低下してしまう。そのため、上記読み出し後
の再書込み動作において、上記ワード線選択レベルを電
源篭手Ｖｃｃ以上の高レベルにする必要がある。 第３図には、上記ワード線選択タイミング信号φＸ等の
タイミング信号を電源電圧以上の高レベルにするために
用いられるブートストラップ回路の一実施例の回路図が
示されている。 この実施例では、特に制限されないが、入力タイミング
信号φｉｎは、ＣＭＯＳインバータ回路ＩＶ２により反
転されて、次のブートストラップ回路の入力信号として
供給される。すなわち、上記反転されて入力タイミング
信号は、電源電圧側の出力回路を構成するＰチャンネル
ＭＯ８ＦＥＴＱ６０のゲートに供給される。また、上記
ＭＯ８ＦＥＴＱ６０には、直列形態にされたＮチャンネ
ルＭＯ８ＦＥＴＱ６１が設けられ、上記電源電圧側の出
力回路を構成する。上記ＮチャンネルＭＯ８ＦＥＴＱ６
１のソースと回路の接地電位点との間には、接地電位側
の出力回路を構成するＮチャンネルＭ０８ＦＥＴＱ６２
．Ｑ６３が直列形態に設けられる。上記ＭＯ８ＦＥＴＱ
６２のゲートには、電源電圧Ｖｃｃが定常的に供給され
、接地電位側の出力ＭＯ８ＦＥＴＱ６３のドレイン耐圧
の向上を図るものである。すなわち、後述するように、
上記ＭＯ８ＦＥＴＱ６１のソースから得られる出力信号
φｏｕｔにブートストラップをかけて電源電圧Ｖｃｃ以
上の高レベルにした時、ＭＯ８ＦＥＴＱ６３のドＶイア
電圧’を電源電圧Ｖｃｃ −Ｖｔｈ （Ｍ ＯＳ Ｆ
Ｅ ＴＱ６２のしきい値電圧）までの上昇に抑える作用
をさせるものである。上記出力ＭＯＳ Ｆ Ｅ ＴＱ６
３のゲートには、上記反転された入力タイミング信号が
供給される。 また、上記出力ＭＯ８ＦＢＴＱ６１のゲートには、その
ゲートに電源電圧Ｖｃｃが定常的に供給されたＮチャン
ネル伝送ゲートＭＯ８ＦＥＴＱ６４を通して、ブートス
トラップ起動タイミング信号φｂと同期した信号φｂｍ
を受けるＣＭＯＳインバータ回路の出力信号が供給され
る。ブートストラップ起動タイミング信号φｂは、特に
制限されないが、上記信号φｂｍが供給された遅延回路
ＤＬから出力される。すなわち、上記ブートストラップ
起動タイミング信号φｂは、上記信号φｂｍに対して遅
延された信号である。上記ＣＭＯＳインノく一タ回路は
、ＰチャンネルＭＯ８ＦＥＴＱ６５とＮチャンネルＭ０
８ＦＥＴＱ６６とにより構成されるものである。特に制
限されないが、この実施例では、上記ＣＭＯＳインバー
タ回路を構成するＰチャンネルＭＯ８ＦＥＴＱ６５と電
源電圧端子ＶＣＣとの間に、上記反転された入力タイミ
ング信号を受けるインバータ回路ＩＶ３の出力信号を受
けるＰチャンネルＭＯ８ＦＥＴＱ６７が設けられる。 このＰチャンネルＭＯ８ＦＥＴＱ６７は、ブートストラ
ップ起動タイミング信号φｂに同期した信号φｂｍが入
力タイミング信号φｉｎより早くロウレベルに復旧した
時、ブートストラップ電圧が電源電圧Ｖｃｅ側に引き抜
かれてしまうのを防止するためのものである。このこと
は、後述する動作説明より明らかになるであろう。また
、上記出力ＭＯ８ＦＥＴＱ６１のソース側から出力タイ
ミング信号φｏｕｔを得るものである。この出力タイミ
ングφｏｕｔを電源電圧Ｖｃｃ以上の高レベルに昇圧す
るため、一方の電極が上記出力端子に接続され、他方の
電極に上記ブートストラップ起動タイミング信号φｂが
供給されたブートストラップ容ｆｃＢが設けられたもの
である。ブートストラップ容量ＣＢは、ＭＯ８ＦＥＴＱ
６０及びＱ６１を介して充電され、ＭＯ８ＦＥＴＱ６２
及びＱ６３を介して放電される。 次に、第４図の動作タイミング図に従って、第３図に示
したブートストラップ回路の動作を説明する。 入力タイミング信号φｉｎとブートストラップ起動タイ
ミング信号φｂ（及びタイミング信号φｂｍ）が共にロ
ウレベルの時、上記入力タイミング信号φｉｎの反転信
号（ノードＮｌ）のハイレベルによって、回路の接地電
位側の出力ＭＯ８ＦＥＴＱ６３がオン状態に、回路の電
源電圧側のＰチャンネルＭＯ８ＦＥＴＱ６０がオフ状態
になっている。これにより、出力タイミングφｏｕｔ（
ノードＮ３）はロウレベルになる。また、インバータ回
路ＩＶ３の出力信号がロウレベルになってＰチャンネル
ＭＯ８ＦＥＴＱ６７がオン状態になっているので、ブー
トストラップ起動タイミング信号φｂと同期したロウレ
ベルの信号φｂｍを受けるＣＭＯＳインバータ回路の出
力信号がハイレベルになる。これにより、伝送ゲートＭ
Ｏ８ＦＥＴＱ６４を通してＮチャンネルＭＯ８ＦＥＴＱ
６１（７）ゲー）ＫＶＣＣ−ｖｔｈの電圧が供給される
。これにより、ＭＯ８ＦＥＴＱ６１がオン状態となり、
その基板にはノードＮ３のロウレベルが供給されるので
ゲートと基板（チャンネル）間のゲート容量にはプリチ
ャージがなされる。なお、特に制限されないが、この実
施例においては、ノードＮ２をプリチャージするために
上述したもの以外にＮチャンネル型のプリチャージＭＯ
８ＦＥＴＱ６８が’［源１１８ 子Ｖｃ ｃとノードＮ
２に設けられている。 次に、入力タイミング信号φｉｎがハイレベルになると
、ノードＮ１がロウレベルに変化する。これにより、Ｎ
チャンネルＭＯ８ＦＥＴＱ６３がオフ状態に、Ｐチャン
ネルＭＯ８ＦＥＴＱ６０がオン状態に切り替わる。との
ＭＯ８ＦＥＴＱ６０のオン状態により、上記オン状態に
なっているＮチャンネルＭＯ８ＦＥＴＱ６１を通してノ
ードＮ３（出力タイミング信号φｏｕｔ）がハイレベル
になる。 この場合、ＮチャンネルＭＯ８Ｆ、ＥＴＱ６１のゲート
電圧であるノードＮ２のレベルは、そのセルフブートス
トラップ作用によって、電源電圧以上ノ高１／ヘル（約
２Ｖｃｃ−Ｖｔｈ）に昇圧されるので、ノードＮ３を電
源電圧Ｖｃｃレベルまで上昇させられるものである。な
お、この時、ＭＯ８ＦＥＴＱ６４がオフ状態にされるの
で、上記昇圧されたノードＮ２の電位が電源電圧Ｖｃｃ
側に抜けてしまうことはない。 上記の出力タイミング信号φｏｕｔのハイレペＡ／によ
り、ブートストラップ容量ＣＢには、電源電圧Ｖｃｃに
よるプリチャージが行われる。 次いで、タイミング信号φｂｍがハイレベルに変化し１
これによりブートストラップ起動タイミング信号φｂが
ハイレベルに変化すると、出力タイミング信号φｏｕｔ
け、上記ブートストラップ容量ＣＢの容量値と図示しな
い負荷容量の容量比に従った電源電圧Ｖｃｃ以上の高レ
ベルに昇圧される。 タイミング信号φｂｍによって上記ＣＭＯＳインバータ
回路を構成するＮチャンネルＭＯ８ＦＥＴＱ６６がオン
状態にされるため、伝送ゲー）ＭＯ８ＦＥＴＱ６４を通
して上記出力ＭＯ８ＦＥＴＱ６１のゲート電圧がロウレ
ベル圧され、このＭＯ８ＦＥＴＱ６１がオフ状態にされ
る。これにより、上記出力タイミング信号φｏｕｔの昇
圧されたレベルが電源電圧Ｖｃｃ側への逆流によって低
下してしまうことを防止することができる。 なお、上記ブートストラップ起動タイミング信号φｂに
同期した信号φｂｍが、入力タイミング信号φｉｎより
早くロウレベルになった時、ＣＭＯＳインバータ回路の
出力信号によりて上記ＮチャンネルＭＯ８ＦＥＴＱ６１
が早くオン状態され、これにより、上記昇圧レベルが低
下されてしまうのを防ぐために、ＰチャンネルＭＯ８Ｆ
ＥＴＱ６７は、入力タイミング信号φｉｎと同相の信号
によって制御されるようにされている。 以上の説明において、本発明が、消費電力を減小させる
ため及び電源電圧を越える高出力電圧を得るために、０
Ｍ０８回路と、ブートストラップ容量との結合罠向けら
れていることを注意されたい。もしも０Ｍ０８回路が単
なるありきたりの０ＭＯ８構成から成るなら、ブートス
トラップ容量ＣＢＫ蓄積された電荷は、ブースト期間に
おいて、電源端子と０Ｍ０８回路の出力端子との間に設
けられたＭＯ８ＦＥＴＱ６０を介して放電されてしまう
であろう。ブートストラップ容ｆｃＢのこのような放電
を防ぐために、ＭＯ８ＦＥＴＱ６０の逆バイアス状態を
防ぐためのスイッチ素子としてのＭＯ８ＦＥＴＱ６１が
ＭＯ８ＦＥＴＱ６０と直列接続される。 ＭＯ８ＦＥＴＱ６０の逆バイアスの防止の理解を容易に
するため、及び他の例を示すため、第６図ないし第１２
図に他の実施例が示されている。 こ庇らの図面において、第３図と同じ素子には、第３図
のそれと同じ符号が付けられている。 第６図は、トランジスタＱ６０の導電流を防ぐために、
ダイオードＤかうなる電流禁止素子ＣＩを用いた回路を
示している。この回路は、第３図の実施例のように効果
的ではないが、充電用ＭＯ８ＦＥＴの逆バイアス電流を
防ぐための基本となるところの、ＣＭＯ８出力回路とブ
ートストラップ容量との組み合せ構成である。 第７図は、第６図の電流禁止回路ＣＩのダイオードＤが
Ｎチャンネル型ＭＯ８ＦＥＴＱ６１に置き換えられた第
１の変形例を示している。第８図ないし第１１図は、ト
ランジスタＱ６１の位置が変更された例、及びＮチャン
ネルＭＯ８ＦＥＴにかえてｌ）チャンネルＭＯ８ＦＥＴ
Ｑ６１が使用された例をそれぞれ示している。 第８図において、ＮチャンネルＭＯ８ＦＥＴＱ６１は、
ＭＯ８ＦＥＴＱ６０と電源端子との間に設けられている
。この例においては、ＰチャンネルＭＯ８ＦＥＴの基体
ゲートが電源ラインから分離されていること忙注意する
必要があるしすなわち、ＰチャンネルＭＯ８ＦＥＴは、
ＮＷウェル領域に形成される。第９図〜第１１図は、Ｐ
チャンネルＭＯ８ＦＥＴＱ６１の３つの配置例を示して
いる。 第８図の回路において、ブートストラップ容量ＣＢの放
電は、Ｑ６１の使用によって防止される。 しかしながら、この例においては、ＰチャンネルＭＯ８
ＦＥＴＱ６０がＮチャンネルＭＯ８ＦＥＴＱ６１とＱ６
３との間に置かれるので、Ｑ６３のドレインＱ６１のソ
ースを共通の半導体領域をもって形成することはできな
い。第７図の回路においては、Ｑ６３のドレインとＱ６
１のソースとを共通の半導体領域によって形成すること
ができるので、回路素子の面積を減小させることができ
る。 第７図及び第８図において、電圧損失もしくはしきい値
電圧ｖｔｈがＱ６１のドレイン・ソース間に生ずるので
、容量ＣＢのプリチャージレベルがＶｃｃ −Ｖｔｈに
減少される。 第１２図は、第７図の変形例を示す。この例において、
ブートストラップ容量ＣＢのプリチャージレベルが改善
される。この例において、トランジスタＱ６１を駆動す
るために、カットＭＯ８ＦＥＴと、信号φｂを受けるＣ
ＭＯＳインバータとからなる駆動回路ＤＲＣが設けられ
ている。この構成に従うと、容量ＣＢのプリチャージレ
ベルは、トランジスタＱ６］のゲート容ｆＣＧがブート
ストラップ容量として働くので、改善される。すなわち
、Ｑ６１のゲート電位は、Ｖｃｃよりも大きいレベルに
上昇される。 第３図は、第１２図の実施例の改良を示している。すな
わち、トランジスタＱ６５とＱ６６とからなるＣＭＯＳ
インバータとトランスファＭＯ８ＦＥＴＱ６４とからな
る第１２図の駆動回路ＤＲＣが、信号φｂに同期された
信号φｂｍによって駆動される。第３図においては、ま
た、種々の改良のために、遅延素子ＤＬのような種々の
追加素子が設けられている。 〔効 果〕 （１） ＣＭ ＯＳ出力を用いることにより、Ｐチャン
ネル出力ＭＯ８ＦＥＴとＮチャンネル出力ＭＯ８ＦＥＴ
とが同時にオン状態になることがないから、大きな駆動
電流を形成する出力回路での貫通電流の発生を防止する
ことができる。これにより、低消費電力化を図ったブー
トストラップ回路を得ることができるという効果が得ら
れる。 （２）上記（１）により、出力ＭＯ８ＦＥＴが相補的に
オン状態なって、ハイレベルとロウレベルの出力信号を
形Ｘｊるものである。このため、出力ＭＯ８ＦＥＴは、
必要な駆動電流を形成するために必要最少なコンダクタ
ンス特性に設定できるから、０Ｍ０８回路を用いている
にもかかわらず、そのレイアウト面積を小さくすること
ができるという効果が得られる。ちなみに、本願発明者
の試算によれば、第１図の回路に比べ第３図の回路では
、約９０％のサイズにより形成することができる。 （３）メモリアレイＭ−ＡＲＹがダイナばツク型メモリ
セルにより構成され、その周辺回路がＣＭＯＳスタティ
ック型回路により構成された半導体記憶表置圧おけるワ
ード線選択タイミング信号又はデータ線選択タイミング
信号等のようなタイミング発生回路に、この発明に係る
ブートストラップ回路を適用することにより、上記（１
）と（２）とにより、低消費電力化と高集積化とを実現
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、耐圧向上のた
めのＭＯＳＦＥＴは、他の高耐圧化の構造ないし回路に
置き換えることができるものである。また、入力タイミ
ング信号は、反転信号として形成すれば、インバータ回
路ＩＶ２を省略できるものである。さらに、第１３図の
ような回路によってプートストラップ起動タイミング信
号φｂに同期した信号ｂｍを入力タイミング信号φｉｎ
の遅延信号として形成した場合には、この信号φｂｍが
早くロウレベルになることがないから、ＰチャンネルＭ
Ｏ８ＦＥＴＱ６７とその制御信号を形成するインバータ
回路ＩＶ３とは、省略することができるものである。ま
た、第３図の実施例回路におけるＭＯＳＦＥＴの導電型
は、ＮチャンネルＭＯ８ＦＥＴをＰチャンネルＭＯ８Ｆ
ＥＴに、ＰチャンネルＭＯ８ＦＥＴをＮチャンネルＭＯ
８ＦＥＴにそれぞれ置き換えるものであってもよい。ま
た、この場合の電源電圧Ｖｃｃの極性は、上記実施例の
場合と逆圧構成するものとすればよい。また、上記タイ
ミング信号φｂとして、上記タイミング信号φｂｍを使
うことも可能である。 この場合、遅延回路ＤＬを省略することが可能であり、
素子数を少なくすることが可能となる。 〔利用分野〕 以上の説明では本願発明者によってなされた発明をその
背景となった技術分野であるＲＡＭ等の半導体記憶装置
におけるブートストラップ回路に適用した場合について
説明したが、これに限定されるものではな（，０Ｍ０８
回路により構成され、電源電圧Ｖｃｃ以上の高レベルを
形成するブートストラップ回路として各種半導体集積回
路装置に広く利用できるものである。 図面の簡単な説明 第１図は、この発明に先立って開発されたタイミング発
生回路の一例を示す回路図、 第２Ａ図及び第２Ｂ図は、この発明が適用される半導体
記憶装置の一実施例を示す回路図、第３図は、そのタイ
ミング発生回路として用いられるブートストラップ回路
の一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図、 第５図は、第２Ａ図の回路ＰＤＣＲの具体的な回路図、 第６図ないし第１３図は、他の実施例の回路図である。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣＩ・・・プリチャ
ージ回路、ＳＡ・・・センスアンプ、Ｃ−５Ｗ・・・カ
ラムスイッチ、Ｒ−ＤＣＲ・・・ロウアドレスデコーダ
、Ｃ−ＤＣＲ・・・カラムアドレスデコーダ、ＰＣ２・
・・プリチャージ回路、ＭＡ・・・メインアンプ、ＥＧ
・・・変化検出回路、ＴＧ・・・タイミング発生回路、
ＲＥＦ・・・自動リフレッシュ回路、ＤＯＢ・・・デー
タ出力バッファ、ＤＩＲ・・・データ入カハッファ、Ｍ
ＰＸ・・・マルチプレクサ。 第 １ 図 第 ３ ・図 第 ４ 図 第−２Ａ図 第２Ｅ図 第 ５ 図 １）（！？ Ｐｌ）ＣＲ 第１２図 第 １３図
生回路の一例を示す回路図、 第２図は、この発明が適用される半導体記憶装置の一実
施例を示す回路図、 第３図は、そのタイミング発生回路として用いられるプ
ートストラップ回路の一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ｐｃｉ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＰＯ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、ＥＧ・・変化検出回路
、ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リフレ
ッシュ回路、ＤＯＢ・・データ出力バッファ、ＤＩＢ・
・データ入カバソファ、ＭＰＸ・・マルチプレクサ 代理人弁理士 高欄 明夫 第 １ 図 第 ３ 図 第 ４ 図 手続補正書（自発） 昭和５９年特許願第 ５６０２７ 号 発明の名称 半導体集積回路装置 補ＩＦをする者 ＩＩ＋１との１鮒 特許出願人 ｒｌｌｌｌ： ｔ５１０１１１式会１． ０ 立 製
作 所代 理 人 居 甫 〒１００東京都千代田区丸の内−丁目５番１号
株式会ン１日立製作所内 電Ｕ： Ｊ悄・２１２忙１１
１１ ＋大代表）含丁正明 細 書 発明の名称 半導体集積回路装置 特許請求の範囲 １、入力タイミング信号がそのゲートに供給され、その
ソースが電源電圧端子に接続された第１導電型のＭＯ８
ＦＥＴＱ６０と、このＭＯ８ＦＥＴＱ６０と直列形態に
接続された第２導電型のＭＯ８ＦＥＴＱ６】と、上記Ｍ
Ｏ８ＦＥＴＱ６１のゲートとブートストラップ起動タイ
ミング信号と同期した信号を受けるＣＭＯＳインバータ
回路の出力点との間に設けられ、そのゲートが上記電源
電圧端子に接続された第２導電型の伝送グー）ＭＯ８Ｆ
ＥＴＱ６４と、上記ＭＯ８ＦＥＴＱ６１のソースと回路
の接地電位点との間に設けられ、上記入力タイミング信
号がそのゲートに接続された第２導電型のＭ０８ＦＥＴ
Ｑ６３と、上記ＭＯ８ＦＥＴＱ６１のソースに一方の電
極が接続され、他方の電極にブートストラップ起動タイ
ミング信号が供給されたブートストラップ容量ＣＢとを
含むプートストラップ回路を内蔵することを特徴とする
半導体集積回路装置。 ２／上記ＣＭＯＳインバータ回路の電源電圧側ＭＯ８Ｆ
ＥＴと電源電圧端子との間には、上記入力タイミングの
反転信号が供給された第１導電型のＭＯ８ＦＥＴＱ６７
が設けられるものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、その周辺回路が０Ｍ０
８回路によって構成され、そのメモリアレイがダイナミ
ック型メモリセルで構成された擬似スタティック型ＲＡ
Ｍであり、プートストラップ回路は、ワード線、データ
線の選択タイミング信号を形成するものであることを特
徴とする特許請求の範囲第１又は第２項記載の半導体集
積回路装置。 発明の詳細な説明 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＣＭＯ８（相補型ＭＯ８）回路によって構成された
プートストラップ回路を内蔵する半導体集積回路装置に
利用して有効な技術に関するものである。 〔背景技術〕 本願出願人においては、例えば、ダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に使用される第１図に
示すようなタイミング発生回路を先に開発した。このタ
イミング発生回路においては、入力タイミング信号φｉ
ｎとその反転遅延信号を利用して、ブートスト２．ツブ
電圧を形成することにより、電源電圧側の出力ＭＯ８Ｆ
ＥＴＱ５５を駆動して電源電圧レベルの出力信号を得る
ものである。このタイミング発生回路にあっては、上記
入力タイミング信号φｉｎがハイレベルになってからそ
の反転遅延信号がロウレベルになるまでの遅延時間に、
駆動段及び出力段におけるプッシュプル形態のＭＯ８Ｆ
ＥＴ’Ｑ５３ 、Ｑ５４及び出力ＭＯ８ＦＥＴＱ５５．
Ｑ５６が共にオン状態のときに、所定の出力ロウレベル
を形成するものであるため、比較的大きな貫通電流を流
すことになり、その消費電流が大きくなるという欠点が
ある。また、出力端子にプートストラップ容１ｉｃＢ２
を設けて、出力信号を電源電圧Ｖｃｃ以上の高レベルと
する場合、高レベルの出力信号による出力ＭＯ８ＦＥＴ
Ｑ５６の耐圧を確保するため、そのゲートに電１源電圧
Ｖｃｃが定常的に供給されたＭＯ８ＦＥＴＱ５７を設け
るものである。したがって、回路の接地電位側の出力Ｍ
Ｏ８ＦＥＴがＭＯ８ＦＥＴＱ５６．Ｑ５７のように直列
形態とされ、かつ、電源電圧側のＭＯ８ＦＥＴＱ５５と
のコンダクタンスと上記直列形態のＭＯ８ＦＥＴＱ５６
．Ｑ５７トノ合成コンダクタンス特性との比を大きく設
定して、上記のような出力ロウレベルを形成するため、
上記回路の接地電位側の出力ＭＯ８ＦＥＴＱ５６、Ｑ５
７のサイズが極めて大きく形成する必要があり、比較的
大きなレイアウト面積を必要とするという欠点がある。 ダイナミック型ＲＡＭについては、特開昭５７−８２２
８２号公報及び特願昭５７−１６４８３１ 号に詳しく
述べられている。 〔発明の目的〕 この発明の目的は、低消費電力化を図ったプートストラ
ップ回路を含む半導体集積回路装置を提供することにあ
る。 この発明の他の目的は、高集積度を実現したプートスト
ラップ回路を含む半導体集積回路装置を提供することに
ある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
プートストラップ回路は、入力タイミング信号がそのゲ
ートに供給され、そのソースが電源電圧端子に接続され
たＱ６０のような第１導電型の第１Ｍ０８ＦＥＴを持つ
。プートストラップ回路は、また、第１Ｍ０８ＦＥＴが
逆バイアス状態にされてしまうことを防ぐためのスイッ
チング素子もしくは禁止素子を含む。このスイッチング
素子もしくは禁止素子は、この第１ＭＯ８により構成さ
れ、その周辺回路がＣＭＯＳスタテイ゛ツク型回路型上
路構成された半導体記憶装置に適用した一実施例の回路
図が示されている。同図の各回路素子は、公知のＭＯ８
集積回路の製造技術によって、１個のシリコンのような
半導体基板上において、形成される。 実施例において、ＮチャンネルＭＯ８ＦＥＴは、単結晶
シリコンからなるＰ型半導体基板上に形成され、Ｐチャ
ンネルＭＯ８ＦＥＴは、半導体基板上に形成されたＮ型
ウェル領域上に形成される。 それらは、選択酸化技術及びセルフアライメント技術の
ような技術の利用によって形成される。半導体基板は、
ＮチャンネルＭＯ８ＦＥＴの共通基体ゲートを構成し、
回路のアース電位（第１基準電位）に維持される。Ｎ型
ウェル領域は、ＰチャンネルＭＯ８ＦＥＴの基体ゲート
を構成し、回路の電源電圧ｙｃｃ（約＋５Ｖ）に維持さ
れる。 以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ル型のものである。 ＦＥＴＱ６０と直列形態に接続されかつＭＯ８ＦＥＴＱ
６０とともに電源電圧側の出力回路を構成するＱ６１の
ような第２導電型のＭＯＳＦＥＴから構成することがで
きる。上記ＭＯ８ＦＥＴＱ６１のゲートには、ブートス
トラップ起動タイミング信号と同期した信号を受けるＣ
ＭＯＳインバータ回路の出力信号が容量カット用の第２
導電型の伝送ゲートＭ０８ＦＥＴＱ６４を介して伝えら
れる。 上記入力タイミング信号がそのゲートに供給される接地
電位側の出力回路を構成する第２導電型のＱ６３のよう
なＭＯＳＦＥＴが設けられ、そのＭＯ８ＦＥＴＱ６３の
一方の電極が上記ＭＯ８ＦＥＴＱ６１のソースに接続さ
れ、他方の電極にブートストラップ起動タイミング信号
が供給されたブートストラップ容量ＣＢを設けられる。 他の実施例は、他の代替可能なスイッチ素子もしくは１
流禁止素子を含む。 〔実施例〕 第２Ａ図及び第２Ｂ図には、この発明を、メモ１１丁レ
イＭ−ＡＲＹがダイナミック型メモリセルメモリアレイ
Ｍ−ＡＲＹは、その一対の行が代表として示されており
、一対の平行に配置された相補データ線り、Ｄに、アド
レス選択用ＭＯ８ＦＥＴＱＩ ５ないしＱ１８と情報記
憶用ＭＯ８容量とで構成された複数のメモリセルのそれ
ぞれの入出力ノードが第２Ａ図及び第２Ｂ図に示すよう
に所定の規則性をもって配分されて結合されている。 プリチャージ回路ＰＣＩは、特に制限されないが、代表
として示されたＭＯ８ＦＥＴＱ１４のように、相補デー
タ線り、Ｄ間に設けられたスイッチＭＯ８ＦＥＴＱＩ
４により構成される。 センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ８ＦＥＴＱ７ 、Ｑ９と、ＮチャンネルＭＯ８ＦＥ
ＴＱ６．Ｑ８とからなる０ＭＯ８（相補型ＭＯ８）ラッ
チ回路で構成され、その一対の入出力ノードが上記相補
データ線り、Ｄに結合されている。また、上記ラッチ回
路には、特に制限されないが、並列形態のＰチャンネル
ＭＯ８Ｆ Ｅ Ｔ Ｑ １２ 、 Ｑ １３ヲＡＬ、テ
［原電圧Ｖ９ｃが供給され、並列形態のＮチャンネルＭ
Ｏ８ＦＥＴＱ１０、Ｑｌｌを通して回路の接地電圧Ｖｓ
ｓが供給される。これらのパワースイッチＭＯ８ＦＥＴ
Ｑ１０、Ｑｌｌ及びＭＯ８ＦＥＴＱＩ ２ 、Ｑｌ ３
は、他の同様な行に設けられたセンスアンプＳＡに対し
て共通に用いられる。 上記ＭＯ８ＦＥＴＱＩ Ｏ、Ｑｌ ２のゲートには、セ
ンスアンプＳＡを活性化させる相補タイミングパルスφ
ｐａｌ 、φｐａｌが印加され、ＭＯ８ＦＥＴＱ１１、
Ｑ１３のゲートには、上記タイミングパルスφｐａｌ
、φｐａｌより遅れた、相補タイミングパルスφｐａ２
．φｐａ２が印加される。この理由は、メモリセルから
の微小読み出し電圧でセンスアンプＳＡを動作させたと
き、データ線のレベル落ち込みを比較的小さなコンダク
タンス特性のＭＯ８ＦＥＴＱＩ Ｏ、Ｑｌ ２によって
電流制限を行うことにより防止する。上記増幅動作によ
って相補データ線電位の差を太き（した後、比較的大き
なコンダクタンス特性のＭＯ８ＦＥＴＱＩ １ 、Ｑｌ
３をオン状態にして、その増幅動作を速くする。この
ように２段階に分けて、センスアンプＳＡの増幅動作を
行わせることによって、相補データ線のハイレベル側の
落ち込みを防止しつつ、高速読み出しを行うことができ
る。 ロウデコーダＲ−ＤＣＲは、その１回路分（ワード線４
本分）が代表として示されており、例えばアドレス信号
ａ２〜ａ６を受けるＮチャンネルＭＯ８ＦＥＴＱ３２〜
Ｑ３６及びＰチャンネルＭＯ８ＦＥＴＱ３７〜Ｑ４１で
構成された０Ｍ０８回路によるＮＡＮＤ（ナンド）回路
で上記４本分のワード線選択信号が形成される。 とのＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩｖｌ
で反転され、カットＭＯ８ＦＥＴＱ２８〜Ｑ３１を通し
て、ＭＯ８ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる
。 また、＊に制限されないが、２ビツトの相補アドレス信
号ａｏＩａｌで形成されたデコード信号と、ワード線選
択タイミング信号φＸとの組合せで形成された４通りの
ワード線選択タイミング信号φｘｏＯないしφｘｌｌが
上記ＭＯ８ＦＥＴＱ２４〜Ｑ２７を介して各ワード線に
伝えられる。 ここで、非反転アドレス信号ａＯと反転アドレス信号ａ
Ｏとを合わせて相補アドレス信号ａＯのように表わすも
のである。他の相補アドレス信号についても同様に表す
ものである。信号φｘ００〜φＸｌｌは、内部相補アド
レス信号ａＯ＋ａｏ＊ａｌ及び石をデコードし、ワード
線選択タイミング信号φＸに同期してそれらの信号φｘ
００〜φＸｌｌを出力するプリデコーダＰＤＣＨによっ
て形成される。プリデコーダＰＤＣＲの詳細は、第５図
に示されている。 第５図において、特に制限されないが、ブリデ：７−／
ＦＤＣｕｔ、デコーダ部分ＤｃＲ（ＣＭ。 Ｓナンド回路Ｇ］〜Ｇ４及びＣＭＯＳインバータＩＶＩ
Ｏ〜ＩＶ］３）、Ｎチャンネル型のカットＭＯ８ＦＥ
ＴＱＩ ＯＯ〜ＱＩ Ｏａ、Ｎチャンネル型のトランス
ファＭＯ８ＦＥＴＱ１ｏ４〜Ｑ１ｏ７、Ｎチャンネル型
のリセットＭＯ８ＦＥＴＱ １０８〜Ｑ１１１、及びＣ
ＭＯＳインバータＩｖ１４から構成゛されている。 第５図のプリデコーダＰＤＣＲの回路動作は、次のよう
になる。 先ず、ワード線選択信号φＸがロウレベルに維持されて
いるなら、選択線ＳＬＩ〜ＳＬ４の出力信号φｘｏｏ〜
φｘｌｌは、インバータＩＶＩ ４から出力されるノ・
イレベル出力（約電源電圧Ｖｃｃ）によってリセットＭ
Ｏ８ＦＥＴＱｌＯｓ〜Ｑ１】１がオン状態にされるので
、ロウレベルに維持される。 次に、信号φＸがノ・イレベルに立上げられると、それ
に応じて出力信号φｘ００〜φｘｌｌのうちの１つがハ
イレベルに立上げられる。すなわち、もしも内部アドレ
ス信号ａＯとａ】がノ〜イレベル（約ＶＣＣ）なら、ト
ランスファＭＯ８ＦＥＴＱ１０４がオン状態にされ、信
号φＸがＭＯ８ＦＥＴＱ１０４を介して線ＳＬＩに転送
される。これに応じて信号φｘｏＯはノ・イレペルにさ
れる。残 ７りの信号φｘＯ１〜φｘｌｌは、ＭＯ８Ｆ
ＥＴＱ１０５〜Ｑ１０７がデコーダ部分ＤＣＨによって
オフ状態に駆動されているので、ロウレベルに維持され
る。 ここで、オン状態のＭＯ８ＦＥＴＱＩ ０４は、そのゲ
ート電極とそのゲート電極の下の半導体基板表面に誘導
されるチャンネル領域との間に比較的大きいゲート容量
を持つようになる。このゲート容量は、いわばセルフブ
ートストラップ容量として作用する。それ故に、信号φ
Ｘがノ・イレペルにされると、ＭＯ８ＦＥＴＱＩ Ｏ４
のゲートはより大きいハイレベルにブーストされ、信号
φＸは、実質的に電圧損失を受けることなく、線ＳＬｌ
に転送される。このとき、カットＭ０８ＦＥＴＱ１００
は、ＭＯ８ＦＥＴＱＩ Ｏ４の昇圧されたゲート電圧に
よって自動的にオフ状態にされる。残りのＭＯ８ＦＥＴ
ＱＩ ０５〜Ｑ１０７は、デコーダ部分ＤＣＨのロウレ
ベル出力によってそれぞれのゲート電極の下にチャンネ
ル領域が誘導されないので、小さいゲート容量しか持た
ない。 第２Ａ図及び第２Ｂ図において、各ワード線と接地電位
との間には、ＭＯ８ＦＥＴＱ２０〜Ｑ２３が設けられ、
そのゲートに上記ＮＡＮＤ回路の出力が印加されること
によって、非選択時のワード線を接地電位に固定させる
ものである。上記ワード線には、リセット用のＭＯ８Ｆ
ＥＴＱ】ないしＱ４が設けられており、リセットパルス
φｐｗを受けてこれらのＭＯ８ＦＥＴＱＩ〜Ｑ４がオン
状態となることによって、選択されたワード線が接地レ
ベルにリセットされる。 カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ８ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯ８ＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。カラムデコーダＣ−ＤＣＲは、入力アドレス信号Ａ９
〜Ａ１４を受けるところの力２ムアドレスバックアＹ−
ＡＤＢから電力される信号ａ９〜ａ１４を受け、それを
デコードする。 上記共通相補データ１ｓＣＤ、ＣＤ間には、上記同様な
プリチャージ回路ＰＣ２を構成するプリチャージＭＯ８
ＦＥＴＱ４４が設けられている。この共通相補データ線
ＣＤ、ＣＤには、上記センスアンプＳＡと同様な回路構
成のメインアンプＭＡの一対の入出力ノードが結合され
ている。 同図において、ＤＩＢはデータ人力バッファであり、Ｄ
ＯＢはデータ出力バッ７アである。 自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。 このタイマー回路は、外部端子からのりフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された内部相
補アドレス信号ａＯ−ａ８をアドレスデコーダＲ−ＤＣ
Ｒに伝えて一本のワード線選択動作によるリフレッシュ
動作（オートリフレッシュ）を行う。上記リフレッシュ
制御信号ＲＥＳＨの入力毎にアドレスカウンタの歩道動
作が行われるので、ワード線数だけ上記動作を繰り返す
ことにより、全メモリセルをリフレッシヱさせることが
できる。また、上記−リフレッシュ制御信号ＲＥＳＨを
ロウレベルにしつづけると、タイマー回路が動作して、
一定時間毎にパルスを発生するので、アドレスカウンタ
が歩進させられて、この間連続的なリフレッシュ動作を
おこなう。 この実施例のＲＡＭにおいては、相補アドレス信号ａｏ
−ａ８．ａ９〜ａ１４の変化が、アドレス信号変化検出
回路ＥＧによって検出され、このアドレス信号変化検出
回路ＥＧから出力された検出信号φと、ライトイネーブ
ル信号ＷＥと、チップ選択信号Ｃ８とにもとづいて、書
込み、読み出し及びリフレッシュ動作に必要な内部タイ
ミング信号を全てタイミング発生回路ＴＧが形成するも
のである。したがって、外部からのタイミング制御が簡
素化できるため、スタティック型ＲＡＭと同様に扱い易
くすることができる。そして、メモリセルはダイナミッ
ク型の１ＭＯ８型を用いているので大メモリ容量化を実
現することができる。 また、メモリアレイのプリチャージ動作を一対の相補デ
ータ線、共通相補データ線を単に短絡させることによっ
て、約Ｖｃｃ／２の中間レベルにした場合には、０ボル
トからＶｃｃレベルまでチャージアップするものに比べ
、そのレベル変化量が小さく、プリチャージＭＯ８ＦＥ
Ｔのゲート電圧を通常の論理レベル（Ｖｃｃ ）を用い
ても十分に非飽和状態でオンさせることが出来るからプ
リチャージ動作を高速に、しかも低消費電力の下に行う
ことができる。このよう罠、プリチャージレベルを約Ｖ
ｃｃ／２の中間レベルとした場合には、メモリセルの読
み出し時においても、メモリセルのアドレス選択用ＭＯ
８ＦＥＴのゲート電圧（ワード線選択電圧）として通常
の論理レベル（Ｖｃｃ ）を用いても十分に非飽和状態
でオンさせることが出来るから、メモリセルの高速読み
出しが可能となる。また、読み出し基準電圧は、メモリ
セルが選択されない一方のデータ線のプリチャージレベ
ルを利用しているので、読み出し基準電圧を形成するダ
ミーセルは必ずしも必要とされない。 しかしながら、上記の選択されたメモリセルに対する再
書込みにおいて、ワード線のレベルが電源−圧Ｖｃｃレ
ベルのままでは、アドレス選択用のＭ０８ＦＥＴＱ１５
等のしきい値電圧分だけ情報記憶用キャパシタへの書込
みレベルが低下してしまう。そのため、上記読み出し後
の再書込み動作において、上記ワード線選択レベルを電
源篭手Ｖｃｃ以上の高レベルにする必要がある。 第３図には、上記ワード線選択タイミング信号φＸ等の
タイミング信号を電源電圧以上の高レベルにするために
用いられるブートストラップ回路の一実施例の回路図が
示されている。 この実施例では、特に制限されないが、入力タイミング
信号φｉｎは、ＣＭＯＳインバータ回路ＩＶ２により反
転されて、次のブートストラップ回路の入力信号として
供給される。すなわち、上記反転されて入力タイミング
信号は、電源電圧側の出力回路を構成するＰチャンネル
ＭＯ８ＦＥＴＱ６０のゲートに供給される。また、上記
ＭＯ８ＦＥＴＱ６０には、直列形態にされたＮチャンネ
ルＭＯ８ＦＥＴＱ６１が設けられ、上記電源電圧側の出
力回路を構成する。上記ＮチャンネルＭＯ８ＦＥＴＱ６
１のソースと回路の接地電位点との間には、接地電位側
の出力回路を構成するＮチャンネルＭ０８ＦＥＴＱ６２
．Ｑ６３が直列形態に設けられる。上記ＭＯ８ＦＥＴＱ
６２のゲートには、電源電圧Ｖｃｃが定常的に供給され
、接地電位側の出力ＭＯ８ＦＥＴＱ６３のドレイン耐圧
の向上を図るものである。すなわち、後述するように、
上記ＭＯ８ＦＥＴＱ６１のソースから得られる出力信号
φｏｕｔにブートストラップをかけて電源電圧Ｖｃｃ以
上の高レベルにした時、ＭＯ８ＦＥＴＱ６３のドＶイア
電圧’を電源電圧Ｖｃｃ −Ｖｔｈ （Ｍ ＯＳ Ｆ
Ｅ ＴＱ６２のしきい値電圧）までの上昇に抑える作用
をさせるものである。上記出力ＭＯＳ Ｆ Ｅ ＴＱ６
３のゲートには、上記反転された入力タイミング信号が
供給される。 また、上記出力ＭＯ８ＦＢＴＱ６１のゲートには、その
ゲートに電源電圧Ｖｃｃが定常的に供給されたＮチャン
ネル伝送ゲートＭＯ８ＦＥＴＱ６４を通して、ブートス
トラップ起動タイミング信号φｂと同期した信号φｂｍ
を受けるＣＭＯＳインバータ回路の出力信号が供給され
る。ブートストラップ起動タイミング信号φｂは、特に
制限されないが、上記信号φｂｍが供給された遅延回路
ＤＬから出力される。すなわち、上記ブートストラップ
起動タイミング信号φｂは、上記信号φｂｍに対して遅
延された信号である。上記ＣＭＯＳインノく一タ回路は
、ＰチャンネルＭＯ８ＦＥＴＱ６５とＮチャンネルＭ０
８ＦＥＴＱ６６とにより構成されるものである。特に制
限されないが、この実施例では、上記ＣＭＯＳインバー
タ回路を構成するＰチャンネルＭＯ８ＦＥＴＱ６５と電
源電圧端子ＶＣＣとの間に、上記反転された入力タイミ
ング信号を受けるインバータ回路ＩＶ３の出力信号を受
けるＰチャンネルＭＯ８ＦＥＴＱ６７が設けられる。 このＰチャンネルＭＯ８ＦＥＴＱ６７は、ブートストラ
ップ起動タイミング信号φｂに同期した信号φｂｍが入
力タイミング信号φｉｎより早くロウレベルに復旧した
時、ブートストラップ電圧が電源電圧Ｖｃｅ側に引き抜
かれてしまうのを防止するためのものである。このこと
は、後述する動作説明より明らかになるであろう。また
、上記出力ＭＯ８ＦＥＴＱ６１のソース側から出力タイ
ミング信号φｏｕｔを得るものである。この出力タイミ
ングφｏｕｔを電源電圧Ｖｃｃ以上の高レベルに昇圧す
るため、一方の電極が上記出力端子に接続され、他方の
電極に上記ブートストラップ起動タイミング信号φｂが
供給されたブートストラップ容ｆｃＢが設けられたもの
である。ブートストラップ容量ＣＢは、ＭＯ８ＦＥＴＱ
６０及びＱ６１を介して充電され、ＭＯ８ＦＥＴＱ６２
及びＱ６３を介して放電される。 次に、第４図の動作タイミング図に従って、第３図に示
したブートストラップ回路の動作を説明する。 入力タイミング信号φｉｎとブートストラップ起動タイ
ミング信号φｂ（及びタイミング信号φｂｍ）が共にロ
ウレベルの時、上記入力タイミング信号φｉｎの反転信
号（ノードＮｌ）のハイレベルによって、回路の接地電
位側の出力ＭＯ８ＦＥＴＱ６３がオン状態に、回路の電
源電圧側のＰチャンネルＭＯ８ＦＥＴＱ６０がオフ状態
になっている。これにより、出力タイミングφｏｕｔ（
ノードＮ３）はロウレベルになる。また、インバータ回
路ＩＶ３の出力信号がロウレベルになってＰチャンネル
ＭＯ８ＦＥＴＱ６７がオン状態になっているので、ブー
トストラップ起動タイミング信号φｂと同期したロウレ
ベルの信号φｂｍを受けるＣＭＯＳインバータ回路の出
力信号がハイレベルになる。これにより、伝送ゲートＭ
Ｏ８ＦＥＴＱ６４を通してＮチャンネルＭＯ８ＦＥＴＱ
６１（７）ゲー）ＫＶＣＣ−ｖｔｈの電圧が供給される
。これにより、ＭＯ８ＦＥＴＱ６１がオン状態となり、
その基板にはノードＮ３のロウレベルが供給されるので
ゲートと基板（チャンネル）間のゲート容量にはプリチ
ャージがなされる。なお、特に制限されないが、この実
施例においては、ノードＮ２をプリチャージするために
上述したもの以外にＮチャンネル型のプリチャージＭＯ
８ＦＥＴＱ６８が’［源１１８ 子Ｖｃ ｃとノードＮ
２に設けられている。 次に、入力タイミング信号φｉｎがハイレベルになると
、ノードＮ１がロウレベルに変化する。これにより、Ｎ
チャンネルＭＯ８ＦＥＴＱ６３がオフ状態に、Ｐチャン
ネルＭＯ８ＦＥＴＱ６０がオン状態に切り替わる。との
ＭＯ８ＦＥＴＱ６０のオン状態により、上記オン状態に
なっているＮチャンネルＭＯ８ＦＥＴＱ６１を通してノ
ードＮ３（出力タイミング信号φｏｕｔ）がハイレベル
になる。 この場合、ＮチャンネルＭＯ８Ｆ、ＥＴＱ６１のゲート
電圧であるノードＮ２のレベルは、そのセルフブートス
トラップ作用によって、電源電圧以上ノ高１／ヘル（約
２Ｖｃｃ−Ｖｔｈ）に昇圧されるので、ノードＮ３を電
源電圧Ｖｃｃレベルまで上昇させられるものである。な
お、この時、ＭＯ８ＦＥＴＱ６４がオフ状態にされるの
で、上記昇圧されたノードＮ２の電位が電源電圧Ｖｃｃ
側に抜けてしまうことはない。 上記の出力タイミング信号φｏｕｔのハイレペＡ／によ
り、ブートストラップ容量ＣＢには、電源電圧Ｖｃｃに
よるプリチャージが行われる。 次いで、タイミング信号φｂｍがハイレベルに変化し１
これによりブートストラップ起動タイミング信号φｂが
ハイレベルに変化すると、出力タイミング信号φｏｕｔ
け、上記ブートストラップ容量ＣＢの容量値と図示しな
い負荷容量の容量比に従った電源電圧Ｖｃｃ以上の高レ
ベルに昇圧される。 タイミング信号φｂｍによって上記ＣＭＯＳインバータ
回路を構成するＮチャンネルＭＯ８ＦＥＴＱ６６がオン
状態にされるため、伝送ゲー）ＭＯ８ＦＥＴＱ６４を通
して上記出力ＭＯ８ＦＥＴＱ６１のゲート電圧がロウレ
ベル圧され、このＭＯ８ＦＥＴＱ６１がオフ状態にされ
る。これにより、上記出力タイミング信号φｏｕｔの昇
圧されたレベルが電源電圧Ｖｃｃ側への逆流によって低
下してしまうことを防止することができる。 なお、上記ブートストラップ起動タイミング信号φｂに
同期した信号φｂｍが、入力タイミング信号φｉｎより
早くロウレベルになった時、ＣＭＯＳインバータ回路の
出力信号によりて上記ＮチャンネルＭＯ８ＦＥＴＱ６１
が早くオン状態され、これにより、上記昇圧レベルが低
下されてしまうのを防ぐために、ＰチャンネルＭＯ８Ｆ
ＥＴＱ６７は、入力タイミング信号φｉｎと同相の信号
によって制御されるようにされている。 以上の説明において、本発明が、消費電力を減小させる
ため及び電源電圧を越える高出力電圧を得るために、０
Ｍ０８回路と、ブートストラップ容量との結合罠向けら
れていることを注意されたい。もしも０Ｍ０８回路が単
なるありきたりの０ＭＯ８構成から成るなら、ブートス
トラップ容量ＣＢＫ蓄積された電荷は、ブースト期間に
おいて、電源端子と０Ｍ０８回路の出力端子との間に設
けられたＭＯ８ＦＥＴＱ６０を介して放電されてしまう
であろう。ブートストラップ容ｆｃＢのこのような放電
を防ぐために、ＭＯ８ＦＥＴＱ６０の逆バイアス状態を
防ぐためのスイッチ素子としてのＭＯ８ＦＥＴＱ６１が
ＭＯ８ＦＥＴＱ６０と直列接続される。 ＭＯ８ＦＥＴＱ６０の逆バイアスの防止の理解を容易に
するため、及び他の例を示すため、第６図ないし第１２
図に他の実施例が示されている。 こ庇らの図面において、第３図と同じ素子には、第３図
のそれと同じ符号が付けられている。 第６図は、トランジスタＱ６０の導電流を防ぐために、
ダイオードＤかうなる電流禁止素子ＣＩを用いた回路を
示している。この回路は、第３図の実施例のように効果
的ではないが、充電用ＭＯ８ＦＥＴの逆バイアス電流を
防ぐための基本となるところの、ＣＭＯ８出力回路とブ
ートストラップ容量との組み合せ構成である。 第７図は、第６図の電流禁止回路ＣＩのダイオードＤが
Ｎチャンネル型ＭＯ８ＦＥＴＱ６１に置き換えられた第
１の変形例を示している。第８図ないし第１１図は、ト
ランジスタＱ６１の位置が変更された例、及びＮチャン
ネルＭＯ８ＦＥＴにかえてｌ）チャンネルＭＯ８ＦＥＴ
Ｑ６１が使用された例をそれぞれ示している。 第８図において、ＮチャンネルＭＯ８ＦＥＴＱ６１は、
ＭＯ８ＦＥＴＱ６０と電源端子との間に設けられている
。この例においては、ＰチャンネルＭＯ８ＦＥＴの基体
ゲートが電源ラインから分離されていること忙注意する
必要があるしすなわち、ＰチャンネルＭＯ８ＦＥＴは、
ＮＷウェル領域に形成される。第９図〜第１１図は、Ｐ
チャンネルＭＯ８ＦＥＴＱ６１の３つの配置例を示して
いる。 第８図の回路において、ブートストラップ容量ＣＢの放
電は、Ｑ６１の使用によって防止される。 しかしながら、この例においては、ＰチャンネルＭＯ８
ＦＥＴＱ６０がＮチャンネルＭＯ８ＦＥＴＱ６１とＱ６
３との間に置かれるので、Ｑ６３のドレインＱ６１のソ
ースを共通の半導体領域をもって形成することはできな
い。第７図の回路においては、Ｑ６３のドレインとＱ６
１のソースとを共通の半導体領域によって形成すること
ができるので、回路素子の面積を減小させることができ
る。 第７図及び第８図において、電圧損失もしくはしきい値
電圧ｖｔｈがＱ６１のドレイン・ソース間に生ずるので
、容量ＣＢのプリチャージレベルがＶｃｃ −Ｖｔｈに
減少される。 第１２図は、第７図の変形例を示す。この例において、
ブートストラップ容量ＣＢのプリチャージレベルが改善
される。この例において、トランジスタＱ６１を駆動す
るために、カットＭＯ８ＦＥＴと、信号φｂを受けるＣ
ＭＯＳインバータとからなる駆動回路ＤＲＣが設けられ
ている。この構成に従うと、容量ＣＢのプリチャージレ
ベルは、トランジスタＱ６］のゲート容ｆＣＧがブート
ストラップ容量として働くので、改善される。すなわち
、Ｑ６１のゲート電位は、Ｖｃｃよりも大きいレベルに
上昇される。 第３図は、第１２図の実施例の改良を示している。すな
わち、トランジスタＱ６５とＱ６６とからなるＣＭＯＳ
インバータとトランスファＭＯ８ＦＥＴＱ６４とからな
る第１２図の駆動回路ＤＲＣが、信号φｂに同期された
信号φｂｍによって駆動される。第３図においては、ま
た、種々の改良のために、遅延素子ＤＬのような種々の
追加素子が設けられている。 〔効 果〕 （１） ＣＭ ＯＳ出力を用いることにより、Ｐチャン
ネル出力ＭＯ８ＦＥＴとＮチャンネル出力ＭＯ８ＦＥＴ
とが同時にオン状態になることがないから、大きな駆動
電流を形成する出力回路での貫通電流の発生を防止する
ことができる。これにより、低消費電力化を図ったブー
トストラップ回路を得ることができるという効果が得ら
れる。 （２）上記（１）により、出力ＭＯ８ＦＥＴが相補的に
オン状態なって、ハイレベルとロウレベルの出力信号を
形Ｘｊるものである。このため、出力ＭＯ８ＦＥＴは、
必要な駆動電流を形成するために必要最少なコンダクタ
ンス特性に設定できるから、０Ｍ０８回路を用いている
にもかかわらず、そのレイアウト面積を小さくすること
ができるという効果が得られる。ちなみに、本願発明者
の試算によれば、第１図の回路に比べ第３図の回路では
、約９０％のサイズにより形成することができる。 （３）メモリアレイＭ−ＡＲＹがダイナばツク型メモリ
セルにより構成され、その周辺回路がＣＭＯＳスタティ
ック型回路により構成された半導体記憶表置圧おけるワ
ード線選択タイミング信号又はデータ線選択タイミング
信号等のようなタイミング発生回路に、この発明に係る
ブートストラップ回路を適用することにより、上記（１
）と（２）とにより、低消費電力化と高集積化とを実現
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、耐圧向上のた
めのＭＯＳＦＥＴは、他の高耐圧化の構造ないし回路に
置き換えることができるものである。また、入力タイミ
ング信号は、反転信号として形成すれば、インバータ回
路ＩＶ２を省略できるものである。さらに、第１３図の
ような回路によってプートストラップ起動タイミング信
号φｂに同期した信号ｂｍを入力タイミング信号φｉｎ
の遅延信号として形成した場合には、この信号φｂｍが
早くロウレベルになることがないから、ＰチャンネルＭ
Ｏ８ＦＥＴＱ６７とその制御信号を形成するインバータ
回路ＩＶ３とは、省略することができるものである。ま
た、第３図の実施例回路におけるＭＯＳＦＥＴの導電型
は、ＮチャンネルＭＯ８ＦＥＴをＰチャンネルＭＯ８Ｆ
ＥＴに、ＰチャンネルＭＯ８ＦＥＴをＮチャンネルＭＯ
８ＦＥＴにそれぞれ置き換えるものであってもよい。ま
た、この場合の電源電圧Ｖｃｃの極性は、上記実施例の
場合と逆圧構成するものとすればよい。また、上記タイ
ミング信号φｂとして、上記タイミング信号φｂｍを使
うことも可能である。 この場合、遅延回路ＤＬを省略することが可能であり、
素子数を少なくすることが可能となる。 〔利用分野〕 以上の説明では本願発明者によってなされた発明をその
背景となった技術分野であるＲＡＭ等の半導体記憶装置
におけるブートストラップ回路に適用した場合について
説明したが、これに限定されるものではな（，０Ｍ０８
回路により構成され、電源電圧Ｖｃｃ以上の高レベルを
形成するブートストラップ回路として各種半導体集積回
路装置に広く利用できるものである。 図面の簡単な説明 第１図は、この発明に先立って開発されたタイミング発
生回路の一例を示す回路図、 第２Ａ図及び第２Ｂ図は、この発明が適用される半導体
記憶装置の一実施例を示す回路図、第３図は、そのタイ
ミング発生回路として用いられるブートストラップ回路
の一実施例を示す回路図、 第４図は、その動作を説明するためのタイミング図、 第５図は、第２Ａ図の回路ＰＤＣＲの具体的な回路図、 第６図ないし第１３図は、他の実施例の回路図である。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣＩ・・・プリチャ
ージ回路、ＳＡ・・・センスアンプ、Ｃ−５Ｗ・・・カ
ラムスイッチ、Ｒ−ＤＣＲ・・・ロウアドレスデコーダ
、Ｃ−ＤＣＲ・・・カラムアドレスデコーダ、ＰＣ２・
・・プリチャージ回路、ＭＡ・・・メインアンプ、ＥＧ
・・・変化検出回路、ＴＧ・・・タイミング発生回路、
ＲＥＦ・・・自動リフレッシュ回路、ＤＯＢ・・・デー
タ出力バッファ、ＤＩＲ・・・データ入カハッファ、Ｍ
ＰＸ・・・マルチプレクサ。 第 １ 図 第 ３ ・図 第 ４ 図 第−２Ａ図 第２Ｅ図 第 ５ 図 １）（！？ Ｐｌ）ＣＲ 第１２図 第 １３図
Claims (1)
- 【特許請求の範囲】 １、入力タイミング信号がそのゲートに供給され、その
ソースが電源電圧端子に接続された第１導電型のＭＯ３
ＦＥＴＱ６０と、このＭＯ３ＦＥＴＱ６０と直列形態に
接続された第２導電型のＭＯ３ＦＥＴＱ６１と、上記Ｍ
Ｏ３ＦＥＴＱ６１のゲートとブートストラップ起動タイ
ミング信号と同期した信号を受けるＣＭＯＳインバータ
回路の出力点との間に設けられ、そのゲートが上記電源
電圧端子に接続された第２導電型の伝送ゲー）ＭＯ３Ｆ
ＥＴＱ６４と、上記ＭＯ３ＦＥＴＱ６１のソースと回路
の接地電位点との間に設けられ、上記入力タイミング信
号がそのゲートに接続された第２導電型のＭＯ３ＦＥＴ
Ｑ６３と、上記ＭＯ３ＦＥＴＱ６１のソースに一方の電
極が接続され、他方の電極にブートストラップ起動タイ
ミング信号が供給されたブートストラップ容量ＣＢとを
含むブートストラップ回路を内蔵することを特徴とする
半導体集積回路装置。 ２、上記ＣＭＯＳインバータ回路の電源電圧側ＭＯ３Ｆ
ＥＴと電源電圧端子との間には、上記入力タイミングの
反転信号が供給された第１導電型のＭＯ３ＦＥＴＱ６７
が設けられるものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、その周辺回路がＣＭＯ
３回路によって構成され、そのメモリアレイがダイナミ
ック型メモリセルで構成された擬似スタティック型ＲＡ
Ｍであり、ブートストラップ回路は、ワード線、データ
線の選択タイミング信号を形成するものであることを特
徴とする特許請求の範囲第１又は第２項記載の半導体集
積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056027A JPS60201591A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
| GB08506105A GB2156617B (en) | 1984-03-26 | 1985-03-08 | Bootstrap driver |
| KR1019850001534A KR930006839B1 (ko) | 1984-03-26 | 1985-03-11 | 반도체 집적 회로장치 |
| US06/712,141 US4707625A (en) | 1984-03-26 | 1985-03-15 | Semiconductor integrated circuit device formed with a CMOS circuit and a boatstrap capacitor |
| HK400/90A HK40090A (en) | 1984-03-26 | 1990-05-24 | A semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056027A JPS60201591A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201591A true JPS60201591A (ja) | 1985-10-12 |
Family
ID=13015579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056027A Pending JPS60201591A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4707625A (ja) |
| JP (1) | JPS60201591A (ja) |
| KR (1) | KR930006839B1 (ja) |
| GB (1) | GB2156617B (ja) |
| HK (1) | HK40090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390898B1 (ko) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
| GB2192105A (en) * | 1986-06-25 | 1987-12-31 | Philips Nv | Cmos-input circuit |
| US5293082A (en) * | 1988-06-21 | 1994-03-08 | Western Digital Corporation | Output driver for reducing transient noise in integrated circuits |
| US4889325A (en) * | 1988-08-15 | 1989-12-26 | Lord Corporation | Fluid filled vibration isolator |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| JP2652694B2 (ja) * | 1988-12-28 | 1997-09-10 | 三菱電機株式会社 | 昇圧回路 |
| EP0380095B1 (en) * | 1989-01-25 | 1995-11-08 | Hitachi, Ltd. | Logic circuit |
| US4954731A (en) * | 1989-04-26 | 1990-09-04 | International Business Machines Corporation | Wordline voltage boosting circuits for complementary MOSFET dynamic memories |
| US5008565A (en) * | 1990-01-23 | 1991-04-16 | Triquint Semiconductor, Inc. | High-impedance FET circuit |
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| JP3071312B2 (ja) * | 1992-07-22 | 2000-07-31 | 株式会社 沖マイクロデザイン | データアウトバッファ回路 |
| US5389842A (en) * | 1992-08-10 | 1995-02-14 | Nippon Steel Semiconductor Corporation | Latch-up immune CMOS output driver |
| JP2968653B2 (ja) * | 1992-09-03 | 1999-10-25 | 日本電気株式会社 | 出力回路 |
| GB9423035D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Voltage boost circuit for a memory device |
| JP2964971B2 (ja) * | 1997-01-24 | 1999-10-18 | 日本電気株式会社 | プルアップ回路及びプルダウン回路 |
| JP4306821B2 (ja) * | 1997-10-07 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3147869B2 (ja) * | 1998-08-31 | 2001-03-19 | 日本電気株式会社 | 半導体集積回路 |
| US6933774B2 (en) * | 2000-11-28 | 2005-08-23 | Precision Dynamics Corporation | Rectifying charge storage element with transistor |
| US8174248B2 (en) * | 2009-05-16 | 2012-05-08 | Texas Instruments Incorporated | Systems and methods of bit stuffing pulse width modulation |
| CN102789808B (zh) * | 2011-05-20 | 2018-03-06 | 株式会社半导体能源研究所 | 存储器装置和用于驱动存储器装置的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5285487A (en) * | 1976-01-09 | 1977-07-15 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS5846178B2 (ja) * | 1980-12-03 | 1983-10-14 | 富士通株式会社 | 半導体装置 |
| JPS583325A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | インバ−タ回路 |
| SU1023659A1 (ru) * | 1982-01-04 | 1983-06-15 | Предприятие П/Я Ю-9733 | Динамический инвертор |
| US4584491A (en) * | 1984-01-12 | 1986-04-22 | Motorola, Inc. | TTL to CMOS input buffer circuit for minimizing power consumption |
-
1984
- 1984-03-26 JP JP59056027A patent/JPS60201591A/ja active Pending
-
1985
- 1985-03-08 GB GB08506105A patent/GB2156617B/en not_active Expired
- 1985-03-11 KR KR1019850001534A patent/KR930006839B1/ko not_active Expired - Fee Related
- 1985-03-15 US US06/712,141 patent/US4707625A/en not_active Expired - Fee Related
-
1990
- 1990-05-24 HK HK400/90A patent/HK40090A/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390898B1 (ko) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2156617A (en) | 1985-10-09 |
| HK40090A (en) | 1990-06-01 |
| GB8506105D0 (en) | 1985-04-11 |
| GB2156617B (en) | 1988-06-08 |
| KR930006839B1 (ko) | 1993-07-24 |
| KR850007157A (ko) | 1985-10-30 |
| US4707625A (en) | 1987-11-17 |
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