JPS6062259A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6062259A JPS6062259A JP58169162A JP16916283A JPS6062259A JP S6062259 A JPS6062259 A JP S6062259A JP 58169162 A JP58169162 A JP 58169162A JP 16916283 A JP16916283 A JP 16916283A JP S6062259 A JPS6062259 A JP S6062259A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- circuit
- output
- outputs
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Input From Keyboards Or The Like (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パーソナルコンピュータ（以下パソコンと略
す）のキーボード周辺回路に関する。
す）のキーボード周辺回路に関する。
第１図に従来のキーボード分離形パソコンのキーボード
周辺回路の一実施例のブロック図？示す。
周辺回路の一実施例のブロック図？示す。
第１図にシーて１はキーボードとパソコン本体とを結ぶ
接続線であ漫、この接続線数低減がパラレル伝送方式に
おけるコスト低減のカギとｈる。２，６は２進カウンタ
であり、同じクロック信号ＣＫ１によりカウントアツプ
する。４はデータデコーダで、入力する４ピツトの信号
により出力パルスが出力端子Ｑ０〜＜’ｔｓを走査し繰
り返す。５はキーボードマトリクスで、Ｘ＠、Ｙ軸の各
父点にあるキースイッチにより構成される。６はデータ
セレクタで、入力する６ビツトの信号により、入力端子
Ｄｏ−Ｄ７のうち１つの信号を選択してＹ端子より出力
する。
接続線であ漫、この接続線数低減がパラレル伝送方式に
おけるコスト低減のカギとｈる。２，６は２進カウンタ
であり、同じクロック信号ＣＫ１によりカウントアツプ
する。４はデータデコーダで、入力する４ピツトの信号
により出力パルスが出力端子Ｑ０〜＜’ｔｓを走査し繰
り返す。５はキーボードマトリクスで、Ｘ＠、Ｙ軸の各
父点にあるキースイッチにより構成される。６はデータ
セレクタで、入力する６ビツトの信号により、入力端子
Ｄｏ−Ｄ７のうち１つの信号を選択してＹ端子より出力
する。
（八ま、キーマトリクス５のキース・インチを１つ押す
と、キースイッチの位置に対応するカウンタ３の出力端
子ＱＢ−ＱＨの特定のタイミングの一致信号をデータセ
レクタ６のＹ端子より出力する。この一致信号によシ、
Ｄラッチ７がブリ七ットされ、この出力端子Ｑより信号
が出力され、この信号がキーボードのキーが押されたこ
とを判断するＩＲＱ Ｉ！Ｉ ！Ｄ込み信号となシ、中
央演算処理装置（以下ＭＰＵと略す）に入力すると同時
にデータの最上位ビットの信号と々る。ＭＰＵはＩＲＱ
信号が入力されたことにより、ＫＢＲ信号とＫＢＷ信号
とを異方ったタイミングで出力し、ＫＢＲ信号によりス
リーステートバッファ８を導通状態にし、カウンタ２の
出力データを出力させる。このとき、カウンタ２と３は
互しに同期して因るので、カウンタ２の出力データはカ
ウンタ３の出力データと同一であり、すなわちキーマ）
ＩＪクス土のキースイッチの位置に対応したデータが
ＭＰＵに入力される。さらにＭＰＵによりこのデータは
コード変換され、どの文字、数字−またけ記号のキーが
押されたかを判別し、データとして取シ込む。一方、Ｋ
ＢＷ信号によりＤラッチ９の入力信号がラッチされる。
と、キースイッチの位置に対応するカウンタ３の出力端
子ＱＢ−ＱＨの特定のタイミングの一致信号をデータセ
レクタ６のＹ端子より出力する。この一致信号によシ、
Ｄラッチ７がブリ七ットされ、この出力端子Ｑより信号
が出力され、この信号がキーボードのキーが押されたこ
とを判断するＩＲＱ Ｉ！Ｉ ！Ｄ込み信号となシ、中
央演算処理装置（以下ＭＰＵと略す）に入力すると同時
にデータの最上位ビットの信号と々る。ＭＰＵはＩＲＱ
信号が入力されたことにより、ＫＢＲ信号とＫＢＷ信号
とを異方ったタイミングで出力し、ＫＢＲ信号によりス
リーステートバッファ８を導通状態にし、カウンタ２の
出力データを出力させる。このとき、カウンタ２と３は
互しに同期して因るので、カウンタ２の出力データはカ
ウンタ３の出力データと同一であり、すなわちキーマ）
ＩＪクス土のキースイッチの位置に対応したデータが
ＭＰＵに入力される。さらにＭＰＵによりこのデータは
コード変換され、どの文字、数字−またけ記号のキーが
押されたかを判別し、データとして取シ込む。一方、Ｋ
ＢＷ信号によりＤラッチ９の入力信号がラッチされる。
ここでＤラッチ９はＬＥＤ駆動用であり、１Ｑ出力はＣ
Ｘ５−ＬＯＣＫ”モード表示用、２Ｑ出力は”カタカナ
”モード表示用、−１３Ｑ出力は６ひらがな”モード表
示用である。ＩＱ、 ２Ｑ、 ３０出力の全てがノ・イ
レベルであればＬＥＤは点灯しないが、キーマトリクス
上のＣＡＰＳ−ＬＯＣＫ”のキーを押すことにょ如、Ｄ
ラッチ９の１Ｑ出力がローレベルになり、ＣＡＰＳ−Ｌ
ＯＣＫ”表示用ＬＥＤ １０が点灯する。Ｄラッチ９の
１Ｄ〜３Ｄ入力はソフトウェアによりコントロールされ
ている。
Ｘ５−ＬＯＣＫ”モード表示用、２Ｑ出力は”カタカナ
”モード表示用、−１３Ｑ出力は６ひらがな”モード表
示用である。ＩＱ、 ２Ｑ、 ３０出力の全てがノ・イ
レベルであればＬＥＤは点灯しないが、キーマトリクス
上のＣＡＰＳ−ＬＯＣＫ”のキーを押すことにょ如、Ｄ
ラッチ９の１Ｑ出力がローレベルになり、ＣＡＰＳ−Ｌ
ＯＣＫ”表示用ＬＥＤ １０が点灯する。Ｄラッチ９の
１Ｄ〜３Ｄ入力はソフトウェアによりコントロールされ
ている。
かかる構成においてＬＥＤは３個あるため、接続線１の
中にも独立してＬＥＤ用に３本の接続線が必要となり、
接続線数が増大することにより線材、コネクタのコスト
アップを招き、回路構成コストの安価である利点を持つ
パラレル形方式に好ましくない欠点を有していた。
中にも独立してＬＥＤ用に３本の接続線が必要となり、
接続線数が増大することにより線材、コネクタのコスト
アップを招き、回路構成コストの安価である利点を持つ
パラレル形方式に好ましくない欠点を有していた。
本発明の目的は、パラレル方式分離形キーボード周辺回
路において、キーボード、パソコン本体間接続用線数の
低減を図り、コストパーフォーマンスの優れたパソコン
を提供するコトニある。
路において、キーボード、パソコン本体間接続用線数の
低減を図り、コストパーフォーマンスの優れたパソコン
を提供するコトニある。
カウンタがパソコン本体側、キーボード側の両方に同期
しであることを利用し、ＬＥＤ点灯用データと一致した
デーぞをカウンタのタイミングの甲から選択１２て一致
信号を作り、この信号を一本の接続線でキーボード側に
伝送して、この一致信号により、キーボード側のカウン
タの出力をランチして複ム個のＬＥＤ ’ｆコントロー
ルする。
しであることを利用し、ＬＥＤ点灯用データと一致した
デーぞをカウンタのタイミングの甲から選択１２て一致
信号を作り、この信号を一本の接続線でキーボード側に
伝送して、この一致信号により、キーボード側のカウン
タの出力をランチして複ム個のＬＥＤ ’ｆコントロー
ルする。
第２図に本発明の一実施例を示す。
１３、１４．１５はエクスクル−シフＯＲ（以下Ｅｘ０
Ｒと略す）回路、１６．１７．１８はインバータ、１９
けろ人力アンド回路である。以上で構成された回路を一
致信号発生回路２０と呼ぶこととする。
Ｒと略す）回路、１６．１７．１８はインバータ、１９
けろ人力アンド回路である。以上で構成された回路を一
致信号発生回路２０と呼ぶこととする。
ＥＸＯＲ１３では、Ｄラッチ９の１Ｑ出力とカウンタ２
のＱＤ出が一致したとのみ出力がローレベルとなり、イ
ンバータ１６でＥＸＯＲ１３の出力信号は反転され、３
人カアンド回路１９へ入力される。ＥＸＯＲ１４、およ
び１５についても同様である。す庁わち、Ｄラッチ９の
出力’Ｑ＊ ２Ｑ、 ”Ｑとカウンタ２の出力ＱＢ、
ＱＣ，ＱＤが各々一致したときのみ３人カアンド回路１
９の出力がハイレベルとなる。この一致信号を一本の接
続線によりキーボード側に伝送し、この信号でカウンタ
３の出力をＤラッチ２１によりラッチするとＤラッチ２
１の出力’Ｑ＋ ２Ｑ＋３Ｑは、Ｄラッチ９の出力ＩＱ
、 ２Ｑ、 ３０と同じ状態となり、第１図で示した従
来例と同じようにＬＥＤｌｏ、 １１．１２を駆動する
ことが可能となるｃ、笛２図では３個のＬＥＤをコント
ロールしたが、一致信号発生回路２０の中を増設するこ
とにより、接続線Ｖを増加することなく７個のＬＥＤの
コントロールが可能である（ ＬＥＤ点灯以外の情報伝
送に利用できることはいうまでもなＩＡ）。さらにノイ
ズマージンを上げるためＴＴＬで回路を構成する場合に
は、６人カアンド回路１９の出力を反転させて伝送した
方がさらに良い。また、カウンタ３の出力が確定してか
らＤラッチ２１によりラッチがかかるように３人カアン
ド回路１９の出力を遅延させても食込。
のＱＤ出が一致したとのみ出力がローレベルとなり、イ
ンバータ１６でＥＸＯＲ１３の出力信号は反転され、３
人カアンド回路１９へ入力される。ＥＸＯＲ１４、およ
び１５についても同様である。す庁わち、Ｄラッチ９の
出力’Ｑ＊ ２Ｑ、 ”Ｑとカウンタ２の出力ＱＢ、
ＱＣ，ＱＤが各々一致したときのみ３人カアンド回路１
９の出力がハイレベルとなる。この一致信号を一本の接
続線によりキーボード側に伝送し、この信号でカウンタ
３の出力をＤラッチ２１によりラッチするとＤラッチ２
１の出力’Ｑ＋ ２Ｑ＋３Ｑは、Ｄラッチ９の出力ＩＱ
、 ２Ｑ、 ３０と同じ状態となり、第１図で示した従
来例と同じようにＬＥＤｌｏ、 １１．１２を駆動する
ことが可能となるｃ、笛２図では３個のＬＥＤをコント
ロールしたが、一致信号発生回路２０の中を増設するこ
とにより、接続線Ｖを増加することなく７個のＬＥＤの
コントロールが可能である（ ＬＥＤ点灯以外の情報伝
送に利用できることはいうまでもなＩＡ）。さらにノイ
ズマージンを上げるためＴＴＬで回路を構成する場合に
は、６人カアンド回路１９の出力を反転させて伝送した
方がさらに良い。また、カウンタ３の出力が確定してか
らＤラッチ２１によりラッチがかかるように３人カアン
ド回路１９の出力を遅延させても食込。
本実施例によれば、以上示したように１本の接続線によ
り、複数個のＬＥＤのコントロールが可能となる。
り、複数個のＬＥＤのコントロールが可能となる。
本発明によれば、キーボード分離形パソコンにおけるパ
ラレル形キーボード周辺回路で、キーボードとパソコン
本体間の接続用線砂の低減が図れ、８本以下とすること
が可能であることから、接続用コネクタに汎用のＤＩＮ
コネクタ。
ラレル形キーボード周辺回路で、キーボードとパソコン
本体間の接続用線砂の低減が図れ、８本以下とすること
が可能であることから、接続用コネクタに汎用のＤＩＮ
コネクタ。
ＤＩＮジャックが適用可能とＬＬコネクタ、線材のコス
ト低減が可能と々る。捷だ、接続線Ｖの低減により、キ
ーボードをパソコン本体と離して使用するときの操作性
が同上する。
ト低減が可能と々る。捷だ、接続線Ｖの低減により、キ
ーボードをパソコン本体と離して使用するときの操作性
が同上する。
なお、一致信号発生回路２０は、バソーコン本体内のゲ
ートアレイの中に組み込めば、この部分のコストアンプ
は実質的に考慮しなくて良く、従って、Ｄラッチ２１の
増加と接続線斂、コネクタ芯数の低減とのコスト比較に
ｂｔ、＞では後者の方が絶対値が太きい。
ートアレイの中に組み込めば、この部分のコストアンプ
は実質的に考慮しなくて良く、従って、Ｄラッチ２１の
増加と接続線斂、コネクタ芯数の低減とのコスト比較に
ｂｔ、＞では後者の方が絶対値が太きい。
第１図は、従来のキーボード分離形パソコンのキーボー
ド周辺回路の一央養例を示すブロック図１．第２図は、
本発明の一実施例を示すキーボード分離形パソコンのキ
ーボード周辺回路のブロック図でもる。 １・・・キーボードとパソコン本体を結ぶ接続線２．３
・・・カウンタ ４・・・データデコーダ５・・・キー
ボードマトリクス ６・・・データセレクタ ７・・・Ｄラッチ８・・・ス
リーステートバッファ ９ ・Ｄラッチ １０．１１．１：２ ・ＬＥＤ１３、
１４．１５・・・エクスクル−シブＯＲ回路１６、１７
．１８・・・インバ〜り １９・・・３人カアンド回路 ２ｏ・・・一致信号発生
回路２１・・・Ｄラッチ
ド周辺回路の一央養例を示すブロック図１．第２図は、
本発明の一実施例を示すキーボード分離形パソコンのキ
ーボード周辺回路のブロック図でもる。 １・・・キーボードとパソコン本体を結ぶ接続線２．３
・・・カウンタ ４・・・データデコーダ５・・・キー
ボードマトリクス ６・・・データセレクタ ７・・・Ｄラッチ８・・・ス
リーステートバッファ ９ ・Ｄラッチ １０．１１．１：２ ・ＬＥＤ１３、
１４．１５・・・エクスクル−シブＯＲ回路１６、１７
．１８・・・インバ〜り １９・・・３人カアンド回路 ２ｏ・・・一致信号発生
回路２１・・・Ｄラッチ
Claims (1)
- 互いに同期したｍピントカウンタ會データの送受信を行
なう装置１．装置２に具備し、各々の装置に、ｎビット
（−＞−）データとｍビットカウンタ出力のｎビットが
一致したときのみパルスケ出力する回路と該パルスによ
シ謀ビットカウンタ出力のｎビットをラッチしてルビッ
トデータ會テコードする回路？具備したことを特徴とす
るデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169162A JPS6062259A (ja) | 1983-09-16 | 1983-09-16 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169162A JPS6062259A (ja) | 1983-09-16 | 1983-09-16 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062259A true JPS6062259A (ja) | 1985-04-10 |
Family
ID=15881417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169162A Pending JPS6062259A (ja) | 1983-09-16 | 1983-09-16 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108874167A (zh) * | 2016-01-05 | 2018-11-23 | 湖南工业大学 | 一种键盘状态变化脉冲产生电路 |
-
1983
- 1983-09-16 JP JP58169162A patent/JPS6062259A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108874167A (zh) * | 2016-01-05 | 2018-11-23 | 湖南工业大学 | 一种键盘状态变化脉冲产生电路 |
| CN108874167B (zh) * | 2016-01-05 | 2021-02-26 | 湖南工业大学 | 一种键盘状态变化脉冲产生电路 |
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