JPS6064435A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に閣し、特に段差部を横
切って設けた薄膜をパターン切れを起こすことなく所定
の形状にバターニングする方法に関する。

半導体基板の表面部に形成した薄膜をホトエツチング法
を用いてバターニングする方法の従来例について、第１
図、第２図を用いて説明する、第１図において％　１１
は半導体基板、１２は絶縁膜（例えばシリコン酸化廐、
シリコンの化合物。

等）、１３は薄膜（例えばアルミニウム、等の導先ず、
半導体基板１１の上にいくつかの工程を経た後１段差部
を有す絶縁Ｍ１２が形成され、その絶縁膜１２の表面に
真空蒸着法、もしくはＣＶＤ法を用いて薄）ａ１３を設
ける。次に６２図に示すように絶縁膜１２の表面に設け
た薄膜１３をホトエツチング法で所定のパターンに形成
する。

薄膜１３を真空蒸着法、あるいは常圧のＣＶＤ法を用い
て形成すると段差部１５の薄膜１３は平組部のｍ１ｉＪ
１３に比較し非常に薄くなる。従って、ホトレジストを
マスクにして薄膜１３をエツチングすると１段差部１５
の不要な薄膜１３が最初に取除かれ、次に平坦部の不要
な薄膜１３が取除かれる。しかし、平坦部の不要な薄膜
１３を完全に取除く間に段差部１５では薄膜１３の側面
からホトレジスト直下に向けてエツチングが進行し、い
イつゆるサイドエッチが入る。このため、薄膜１３は段
差部１５でくさび形状となり１段切れが生じていた。

一方、平坦部でも薄膜１３のパターン幅がサイドエッチ
のため減少し断線、あるいは電気的信頼性が悪くなるな
どの欠点があった。

本発明の目的は、上記欠点を除去し、段差部に形成した
薄膜のパターン切れおよび平坦部でのサイドエッチによ
る断線を起こすことなく所載の形状に形成できる半導体
装置の製造方法を提供することにある。

本発明の半導体装置の製造方法は、半導体基板の表面部
に形成した薄膜をホトエツチング法を用いてパターニン
グする工程を含む半導体装置の製造方法において、前記
薄膜上に被着したホトレジストを所定の形状に形成する
工程と、該ホトレジストをマスクにして前記薄膜の膜厚
の薄い部分が所定通りエツチングされるまで前記薄膜を
エツチングする工程と、前記ホトレジストを除去した後
再びホトレジストを所定の形状に形成する工程と。

該ホトレジストをマスクにして前記薄膜を完全にパター
ニングする工程とを含むことにより構成される。

以下、本発明の実施例について図面を参照して詳細に説
明する。

第３図、嘱４図、第５図は本発明の一実施例を説明する
ための図であり、第３図は製造工程における段差部の断
面図、第４図、第５図は製造工程順に示した平面図であ
る、 第３図に示すように、２１は半導体基板、２２る。先ず
、半導体基板２１の上にいくつかの工程を経て段差部２
５のある絶縁Ｍ２２を形成する。

その絶縁膜２２０表面に１例えば、真空蒸着法でアルミ
ニウム、あるいは常圧ＣＶＤ法によって多結晶シリコン
の薄膜２３を形成する。真空蒸着。

常圧ＣＶＤ法で形成した薄膜の段差部２５の厚さは平坦
部の薄膜２３に比較して非常に薄い。

次にホトエツチング法を用いて薄膜２３をパターニング
するため、ホトレジスト膜２４を薄膜２３の上に形成す
る。

次に第４図に示すように、ホトレジスト膜２４をマスク
にして薄膜２３をエツチングする。その際１段差部２５
の薄膜２３に生ずるサイドエッチが顕著にならζい状態
でエツチングを中止する。

しかるときは、ホトレジ長トの周辺の薄膜は図示のよう
にサイドエッチされる。段差部では上記状態でエツチン
グが中止されているのでパターン以外の薄膜２３は殆ん
ど除去されているが１段差部２５以外の平坦部では段差
部より薄膜の厚さが厚いので全部エツチングされないで
相当の厚さの薄膜２３′が残る。

次に、第５図に示すように、ホトレジスト２４を除去し
た後、第４図に示したホトレジスト膜２４のパターンに
重なるように再びホトレジスト膜２６を設ける。この際
段差部＝２５は規定７ｊ上りのエツチングがされている
のでサイドエッチされた部分を含め側面はほぼ完全にホ
トレジストで被覆される。また平坦部の薄膜部側面はサ
イドエッチされた部分のみホトレジストに被覆された状
態でホトレジストパターン２６が形成される。

第５図の工程に用いるガラスマスクは第４図の工程に用
いるガラスマスクと兼ねることもできる。

このようにすれはパターニングに必要なガラスマスクは
１枚で済み、製造価格を引下げることができる。

次にホトレジスト膜２６をマスクにし、平坦部の薄膜２
３を完全にパターニングする。

このように本発明によれば、半導体基板上に段差のある
表面部に形成した間膜をホトエツチング法を用いてパタ
ーニングする除、先ず、ホトレジストをマスクに段差部
の薄膜をエツチングし、次にそのホトレジストを剥離し
た後、前記薄膜の段差部のパターン側面をホトレジスト
で覆った後。

平坦部の薄膜を完全にバターニングするため１段差部の
サイドエッチを最小限に止めることができると共に平坦
部もサイドエツチングされた部分はレジストに覆われて
いるのでサイドエッチを最小限におさえられる。従って
、従来方法の欠点である段差部での薄膜の段切れ、また
、平坦部でもサイドエッチが小さくできるのでパターン
幅の細りが緩和され、エツチングの制御性、再現性、信
頼性が改善される。

以上述べたことから明らかなように１本発明の骨子はｔ
ａ厚が薄い部分のサイドエッチが進行しない内にマスク
材でサイドエッチされた部分を覆い。

サイドエッチが進行しないようにして、再びエツチング
を行なうことにある。従って、薄膜の種類。

マスク材の柚類、平面形状などによって本発明は制限さ
れない。

以上説明したとおり１本発明によれば、半導体装置の段
差部に形成した薄膜のように平坦部に比べ薄く形成され
た蔀・分の段切れ等の断線を防ぐと共に、平坦部におけ
るサイドエッチによる断線を起こすことなく、所淀の形
状に薄膜をパターン化できる半導体装置の製造方法が得
られる。

【図面の簡単な説明】

第１図及び第２図は従来方法を説明するための断面図お
よび平面図、第３図乃至第５図は本発明の一実施例の説
明のため工程順に示した断面図及び平面図である。 １１・・・・・・半導体基板、１２・・・・・・絶縁膜
、１３・・・・・・薄膜、１５・・・・・・段差部、２
１・・・・・・半導体基板。 ２２・・・・・・絶縁膜、２３・・・・・・薄膜、２３
′・・・・・・薄くなった薄膜、２４．　２６・・・・
・・ホトレジスト、２５・・・・・・段差部。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面部に形成した薄膜をホトエツチ
   ング法を用いてパターニングする工程を含む半導体装置
   の製造方法において、前記薄膜上に被着したホトレジス
   トを所定の形状に形成する工程と、該ホトレジストをマ
   スクにして前記薄膜の膜厚の薄い部分が所定通りエツチ
   ングされるまで前記薄膜をエツチングする工程と、前記
   ホトレジストを除去した後再びホトレジストを所定の形
   状に形成する工程と、該ホトレジストをマスクにして前
   記薄膜を完全にパターニングする工程とを含むことを特
   徴とする半導体装置の製造方法。