JPS6065576A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS6065576A
JPS6065576A JP58173199A JP17319983A JPS6065576A JP S6065576 A JPS6065576 A JP S6065576A JP 58173199 A JP58173199 A JP 58173199A JP 17319983 A JP17319983 A JP 17319983A JP S6065576 A JPS6065576 A JP S6065576A
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JP
Japan
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floating gate
drain
source
semiconductor memory
electric field
Prior art date
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Pending
Application number
JP58173199A
Other languages
English (en)
Inventor
Shinji Sugaya
慎二 菅谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58173199A priority Critical patent/JPS6065576A/ja
Publication of JPS6065576A publication Critical patent/JPS6065576A/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/687—Floating-gate IGFETs having more than two programming levels
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    • G11C2211/5612—Multilevel memory cell with more than one floating gate

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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ゛　発明の技術分野 本発明はＥＰＲＯＭのセルに２ビツトを蓄えるようにし
た半導体記憶装置に関する。
従来技術と問題点 従来のＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　ＲＯＭ）のセルは、第１図に示すように、
ソース１、ドレイン２コントロールゲート３及びフロー
ティングゲート４から構成されている。第１図に示す従
来のＥＦＲＯＭのセルはソース１とドレイン２、コント
ロールゲート３間に高電界をかけ、高電界にょ）加速さ
れたホットニレブトロンＥをピンチオフ点Ｐの付近から
７０−ティングゲート４に注入し、セルトランジスタの
しきい値を変化させる。
しかし、上記従来のＥＰＲＯＭセルはフローティングゲ
ート４が１つの領域を占めるに過ぎず、情報が１ビツト
しか蓄えることができないので近年の情報量増大に対応
できず、記憶容量が少ないという問題点があった。
発明の目的 本発明の目的は、ＥＰＲＯＭのフローティングゲートを
２つの領域に分けることにょシ、２ビツトを蓄えられる
ようにして記憶容量の向上を高めることにある。
発明の構成 本発明によれば、ＥＰＲＯＭセルのソース及びドレイン
とコントロールゲート間に挿入されているフローティン
グゲートを第１７０−テイングゲートと第２７０−テイ
ングゲートの２つの領域に分け、先ずソースとドレイン
間に高電界をかけて第１フローテイングゲートに電子を
注入し、次に該ソースとドレインを反転して第２フロー
テイングゲートに電子を注入することにより、ＥＰＲＯ
Ｍのセルに２ビツトを蓄えるようにした半導体記憶装置
が提供される。
発明の実施例 以下、本発明を実施例によシ添付図面を参照して説明す
る。
第２図は本発明に係る半導体記憶装置の構成図である。
本発明装置においては、ＥＰＲＯＭから成る半導体記憶
装置は図面から明らかなように、フローティングゲート
が２つの領域に分けられ第１フローテイングゲート４１
と第２７０−テイングゲート４２から構成されている。
先ず、第２図（１）のように、図面に向かって左側をソ
ース１０として、また右側をドレイン２０として高電界
をかけ、高電界をかけた第２フローテイングゲート４２
に、斜線を施したように、情報を書き込む。
次に、右側をソース１０、左側をドレイン２０として上
記と同様に情報を書き込む。
第３図は上記方法によシー形成された第１７０−テイン
グゲート４１と第２７０−テイングゲート４２の４つの
状態を示す図である。ソース１０、ドレイン２０を固定
して読み出しを行えば、第３図（１）　、　（２）　、
　（３）　、　（４）の順に大きくなる４通シのしきい
値を示し、２ビツトの情報を蓄え得る多値レベルセルと
して動作する。
発明の効果 上記の通シ、本発明によれば、７０−ティングゲートを
２つの領域に分けることによシ２ビットを蓄えることが
できるので、ＥＰＲＯＭにおける記憶容量を向上させる
ことができる。
【図面の簡単な説明】
第１図は従来の半導体記憶装置の構成図、第２口拡本発
明に係る半導体記憶装置の構成図、第３図は本発明の効
果説明図である。 １０・・・ソース、２０・・・ドレイン、３０・・・コ
ントロールゲート、４１・・・第１７０−テイン／ケー
）、４２・・・第２フローテイングゲート。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西舘和之 弁理士　内田幸男 弁理士　山　口　昭　之 第１図 第２図 第３図 （１）　４１ニーコロ＝コ〜４２ （２）　ロ二コロ２夕 （３）　四部コロ＝コ （４）　口＝コ図２コ

Claims (1)

    【特許請求の範囲】
  1. ＥＰＲＯＭセルのソース及びドレインとコントロールゲ
    ート間に挿入されているフローティングゲートを第１フ
    ローテイングゲートと第２ンローテイングゲートの２つ
    の領域に分け、先ずソースとドレイン間に高電界をかけ
    て第１７０−テイングゲートに電子を注入し、次に該ソ
    ースとドレインヲ反転して第２フローテイングゲートに
    電子を注入することにより、ＥＰＲＯＭのセルに２ビツ
    トを蓄えるようにした半導体記憶装置。
JP58173199A 1983-09-21 1983-09-21 半導体記憶装置 Pending JPS6065576A (ja)

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