JPH0312488B2 - - Google Patents

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JPH0312488B2
JPH0312488B2 JP60223690A JP22369085A JPH0312488B2 JP H0312488 B2 JPH0312488 B2 JP H0312488B2 JP 60223690 A JP60223690 A JP 60223690A JP 22369085 A JP22369085 A JP 22369085A JP H0312488 B2 JPH0312488 B2 JP H0312488B2
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Description

【発明の詳細な説明】 〔概要〕 本発明は、３値論理回路に於いて、エミツタ層
とベース層との間に形成された超格子層をキヤリ
ヤが共鳴トンネリングする形式の半導体装置と、
その半導体装置に３種類の入力信号を与える信号
源とを備えることに依り、高レベル、低レベル、
中間レベルの３値の信号を容易に発生させること
を可能にしたものである。
〔産業上の利用分野〕
本発明は、共鳴トンネリング効果を利用するホ
ツト・エレクトロン・トランジスタ（resonant−
tunneling hot electron transistor：RHET）を
論理素子とする３値論理回路に関する。
〔従来の技術〕
従来、論理回路としては２値の論理体系が広く
用いられてきた。
然しながら、理論上からは、ｅ（自然対数の底、
即ち、2.718……）値の論理体系がデイジツト数
を一定として最も多くの数を表すことができるこ
とから効率は高い。
従つて、実用化可能であるものならば、疑いも
なく２値よりは３値の論理体系の方が望ましい。
〔発明が解決しようとする問題点〕
従来、３値の論理回路が存在しないではない
が、その３値からなるデータの間に充分な余裕度
がなかつたり、回路構成が複雑であつたりして、
実用には程遠いものであつた。
これは結局、論理回路を構成する論理素子とし
て適切な動作をするデバイスが存在しないことに
最大の理由がある。
本発明は、RHETを用いることに依り、構成
が簡単で動作が確実な３値論理回路を実現させよ
うとするものである。
〔問題点を解決するための手段〕
本発明者は、さきに、実用性充分なRHETを
提供した。
第７図は該RHETを説明する為の図であり、
Ａは要部切断側面図、Ｂは図Ａに対応させたエネ
ルギ・バンド・ダイヤグラムをそれぞれ表してい
る。
第７図Ａに於いて、１はn+型GaAsコレクタ
層、２はAlyGa1-yAsコレクタ側ポテンシヤル・
バリヤ層、３はn+型GaAsベース層、４は超格子
層、５はn+型GaAsエミツタ層、６はエミツタ電
極、７はベース電極、８はコレクタ電極をそれぞ
れ示し、第７図Ｂに於いて、ECは伝導帯の底、
EFのフエルミ・レベル、EXはサブ・バンドのエ
ネルギ・レベルをそれぞれ表している。
尚、超格子層４はAlxGa1-xAsバリヤ層４Ａと
GaAsウエル層４Ｂとからなつていて、図示例で
は二つのバリヤ層と一つのウエル層で構成されて
いるが、必要あれば複数のウエル層及びそれを形
成する為のバリヤ層を用いて良い。
第８図Ａ乃至ＣはRHETと動作原理を説明す
る為のエネルギ・バンド・ダイヤグラムを表し、
第７図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図に於いて、EXはウエル層４Ｂ内に生成され
るサブ・バンドのエネルギ・レベル、ｑはキヤリ
ヤ（電子）の電荷量、φcはコレクタ側ポテンシ
ヤル・バリヤ層２とベース層３との間に於ける伝
導帯底不連続値（conduction band
discontinuity）、VBEはベース・エミツタ間電圧
をそれぞれ示している。
第８図Ａはベース・エミツタ間電圧VBEが
2Ex／ｑより小さい（０か或いは０に近い）場合
に於けるエネルギ・バンド・ダイヤグラムであ
る。
図示の状態では、コレクタ・エミツタ間に電圧
VCEが印加されているが、ベース・エミツタ間電
圧VBEが殆ど０であるので、エミツタ層５に於け
るエネルギ・レベルがウエル層４Ｂに於けるサ
ブ・バンドのエネルギ・レベルEXと相違してい
る為、エミツタ層５に於ける電子は超格子層４を
トンネリングしてベース層３に抜けることは不可
能であり、従つて、RHETには電流が流れてい
ない。
第８図Ｂはベース・エミツタ間電圧VBEが
2EX／ｑに殆ど等しい場合に於けるエネルギ・バ
ンド・ダイヤグラムである。
図示の状態では、エミツタ層５に於けるエネル
ギ・レベルがウエル層４Ｂに於けるサブ・バンド
のエネルギ・レベルEXと整合する為、エミツタ
層５に於ける電子は共鳴トンネリング効果で超格
子層４を抜けてベース層３に注入され、そこでポ
テンシヤル・エネルギ（0.3〔eV〕）が運動エネル
ギに変換されるので、電子は所謂ホツトな状態と
なり、ベース層３をバリステイツクに通過してコ
レクタ層１に到達するものである。
第８図Ｃはベース・エミツタ間電圧VBEが
2EX／ｑより大きい場合に於けるエネルギ・バン
ド・ダイヤグラムである。
図示の状態では、エミツタ層５に於けるエネル
ギ・レベルがウエル層４Ｂに於けるサブ・バンド
のエネルギ・レベルEXより高くなつてしまうの
で共鳴トンネリング効果は発生せず、再びエミツ
タ層５からベース層３に抜ける電子はなくなつて
電流は低減されるが、超格子層４に於ける二つの
バリヤ層４Ａのうち、ベース層３に近い側のバリ
ヤ層４Ａを適当に低くしておけば、電子はエミツ
タ層５に近い側のバリヤ層４Ａを直接トンネリン
グするので、ある有限の値のコレクタ電流を流す
ことができる。
第９図は前記説明したようなRHETに於ける
ベース・エミツタ間電圧VBEとコレクタ電流ICと
の関係を説明する線図であり、第８図Ａ乃至Ｃに
ついて説明したRHETの動作を集大成したもの
と考えて良く、第７図及び第８図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図では、横軸にベース・エミツタ間電圧VBE
を、また、縦軸にコレクタ電流ICをそれぞれ採つ
てある。
図から明らかなように、RHETに於けるVBE対
ICの関係は、所謂、Ｎ字形の微分負性抵抗特性を
示している。従つて、この特性を利用すれば３値
論理回路を容易に実現することができるものであ
る。尚、この場合、VBE＞2EX／ｑであるときの
コレクタ電流ICの値、即ち、図に見られる微分負
性抵抗領域端に於けるコレクタ電流ICの極小値
は、VBE≒2EX／ｑとなつて共鳴トンネリングが
発生しコレクタ電流ICが流れた場合の極大値の約
１／２にすることが好ましい。
前記したようなことから、本発明に依る３値論
理回路では、エミツタ層（例えばn+型GaAsエミ
ツタ層５）とベース層（例えばn+型GaAsベース
層３）との間に形成された超格子層（例えば超格
子層４）からなるエミツタ層ポテンシヤル・バリ
ヤ層及びベース層とコレクタ層（例えばn+型
GaAsコレクタ層１）との間に形成されたコレク
タ側ポテンシヤル・バリヤ層（例えばAlyGa1-y
Asコレクタ側ポテンシヤル・バリヤ層２を有し
てなる半導体装置と、該半導体装置の入力端に接
続され、 VBE＜2EX／ｑ VBE≒2EX／ｑ VBE＞2EX／ｑ VBE：前記半導体装置に印加されるベース・エミ
ツタ間電圧 EX：前記超格子層の構成要素であるウエル層内
に生成されるサブ・バンドのエネルギ・レベル ｑ：キヤリアの電荷量 なる信号を発生する信号源（例えば信号源SG）
とを備えてなる構成を採つている。
〔作用〕
前記構成に依ると、論理素子である半導体装置
からは、その入力に対応して、高レベル、低レベ
ル、中間レベルの３値のデータを容易且つ簡単に
取り出すことができる。
〔実施例〕
第１図は本発明一実施例の要部回路説明図を表
し、第７図乃至第９図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものと
する。
図に於いて、Ｑは第７図乃至第９図について説
明した論理素子である半導体装置、SGは信号源、
Ｒは負荷抵抗、VINは入力、VOTは出力、VCCは正
側電源レベル、VSSは接地側電源レベル、VHは高
レベル出力、VLは低レベル出力、VMは中間レベ
ル出力をそれぞれ表している。
第２図は半導体装置Ｑの伝達特性を表す線図で
あり、第１図、第７図乃至第９図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図では、横軸に入力VINを、縦軸に出力VOTを
それぞれ採つてある。
図から判るように、出力VOTとしては高レベル
出力VH、低レベル出力VL、中間レベル出力VMの
三つが得られ、これ等は、それぞれ、VBE＜
2EX／ｑ、VBE≒2EX／ｑ、VBE＞2EX／ｑに対応
する。
第３図は他の実施例を説明する為の要部回路説
明図であり、本発明を半導体記憶装置に適用した
場合を例示している。
図に於いて、MCはメモリ・セル、IVは３値を
とるインバータ（他の同じ論理記号を用いている
ものも同じ）、Ｑ１及びＱ２はコラム・ゲート・
トランジスタ、RDはロウ・デコーダ、CDはコラ
ム・デコーダ、SAはセンス増幅器、WAは書き
込み増幅器、IBはデータ入力バツフア、OBはデ
ータ出力バツフア、CLはコラム・ゲート信号、
CGはクロツク発生器、は外部ライト・イネ
ーブル信号、WE１は内部ライト・イネーブル信
号、OEはアウト・プツト・イネーブル信号、DIN
は入力データ信号、DOUTは出力データ信号、φSは
センス・ストローブ信号をそれぞれ示している。
本実施例に於いては、データ入出力は３値論理
を用いているが、勿論、チツプ内に３値−２値変
換回路を設け、チツプ外からは通常の２値系とし
て機能し、チツプ内では３値系として動作するよ
うにしても良いが、この場合、変換回路での遅
延時間が生じること、記憶容量が２値として見
ると通常の２値のものの1.5倍であり、例えば、
64Kのセル・アレイは96Kに相当し、容量が2n倍
にはならず、メモリのアドレシング上から見ると
使い難い。尤も、記憶容量が1.5倍に相当するこ
とは、ハミング・コードを用いたエラーの自己訂
正機能を持たせる場合には好都合である。即ち、
12ビツトのハミング・コードは８ビツトのデータ
に４ビツトのパリテイ・データを付加して作成す
るので、メモリ・セル・アレイは入力データの丁
度1.5倍の容量を必要とする為である。このとき
は、入出力が２値で、且つ、内部で３値である論
理を用いると、セル・アレイは64K分であつても
実効的に96K分の働きをするので、ECC（ｅrror
ｃhecking and ｃorrecting）回路に都合良
く適用することができる。
第４図は第３図に示した半導体記憶装置の動作
を説明する為のタイミング・チヤートであり、第
１乃至第３図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
図では、横軸に時間を、縦軸に電圧Ｖをそれぞ
れ採つてあり、０，t1，t2……は時刻、Ｈは高レ
ベル、Ｍは中レベル、Ｌは低レベルをそれぞれ示
している。
先ず、読み出し動作について説明すると、これ
は時刻０〜t2の間に行われ、その際の条件とし
て、図示されている読み出し動作の前に別のメモ
リ・セルが読み出されたものとし、ビツト線BL
及びにはそれぞれＨとＬの電位が完全にイコ
ライズされず僅かに残留しているものとする。こ
れは、ビツト線BL及びが完全にバランスして
いるとしても良いが、より悪い条件を設定して考
えるものとする。
さて、アドレス信号が与えられ、アドレス・バ
ツフア（図示せず）、ロウ・デコーダRD、コラ
ム・デコーダのCDの動作に依り、ワード線WL
及びコラム・ゲート・トランジスタＱ１，Ｑ２が
選択されたとする。即ち、図示されているよう
に、時刻t1にコラム・ゲート信号CLが立ち上が
るとビツト線BL及びにはメモリ・セル内の電
位状態である。Ｈ，Ｍ，Ｌに応じた電位が転送さ
れる。
ビツト線BL及びの電位は各コラムに共通な
データ・バス端に接続されたセンス増幅器SAに
依つて増幅される。尚、センス増幅器SAの駆動
タイミングは時刻t2とする。
本実施例に於けるセンス増幅器SAも３値をと
り得るフリツプ・フロツプ構成になつていて、基
本的にはメモリ・セルMCと同じ構成であるがセ
ンス・ストローブ信号φSで活性化されるようにな
つている。
センス増幅器SAの出力はデータ出力バツフア
OBに於いて低インピーダンスに変換されてチツ
プ外に出力される。
データ出力バツフアOBは従来のトライ・ステ
ート制御型バツフアと類似したものであるが、四
つの状態、即ち、Ｈ，Ｍ，Ｌに加えて（Hi−Ｚ）
をとることができるようにしてある。尚、（Hi−
Ｚ）は出力が高インピーダンスになる状態であ
る。
次に、書き込み動作について説明すると、ライ
ト・イネーブル信号に依つて時刻t4でデータ
を取り込んで、ビツト線BL及びに対して例え
ばＭ，Ｈを書き込むとした場合、コラム・ゲー
ト・トランジスタＱ１及びＱ２が時刻t5で開くと
同時にデータ・バスに書き込み増幅器WAから与
えられた電位が書き込まれる。
書き込み増幅器WAは、構成はセンス増幅器に
類似し且つ駆動能力はそれよりも大である３値レ
ジスタ型バツフア回路であり、入力データ端子の
状態、即ち、Ｈ，Ｍ，Ｌに応じ、そのなかの二つ
の状態を２本１組のデータ・バスに与える。
データ・バス及びビツト線は各コラム・アドレ
ス毎に１本だけでも良いのであるが、この場合、
メモリ・セルの状態を変化、即ち、メモリ・セル
内のインバータを次々に遷移させてゆくのに時間
が掛かるので、本実施例では２本にしてある。然
しながら、高速性よりも集積性を優先させるので
あれば、データ・バス及びビツト線とも１本の構
成が好ましい。
データ・バス及びビツト線を１コラム毎に３本
設置すると高速化の為には更に好ましいが、集積
性の点では少々難がある。
第５図はデータ・バス及びビツト線が１本の場
合を例示する要部回路説明図であり、第３図に於
いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
第６図はデータ・バス及びビツト線が３本の場
合を例示する要部回路説明図であり、第３図に於
いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
〔発明の効果〕
本発明に依る３値論理回路では、エミツタ層と
ベース層との間に形成された超格子層からなるエ
ミツタ層ポテンシヤル・バリヤ層及びベース層と
コレクタ層との間に形成されたコレクタ側ポテン
シヤル・バリヤ層を有してなる半導体記憶装置
と、該半導体装置の入力端に接続され、 VBE＜2EX／ｑ VBE≒2EX／ｑ VBE＞2EX／ｑ VBE：前記半導体装置に印加されるベース・エミ
ツタ間電圧 EX：前記超格子層の構成要素であるウエル層内
に生成されるサブ・バンドのエネルギ・レベル ｑ：キヤリヤの電荷量 なる信号を発生する信号源とを備えてなる構成を
採つている。
この構成に依り、高レベル、中間レベル、低レ
ベルからなる３値のデータを簡単且つ容易に取り
出すことができ、しかも、その３値のデータ間に
は充分な余裕を採ることができ、また、回路構成
は従来のものと比較すると著しく簡単化される。
【図面の簡単な説明】
第１図は本発明一実施例の要部回路説明図、第
２図は半導体装置の伝達特性を説明する為の線
図、第３図は本発明を適用した半導体記憶装置の
要部回路説明図、第４図は第３図に示した半導体
記憶装置の動作を説明する為のタイミング・チヤ
ート、第５図はデータ・バスとビツト線が１本で
ある場合を説明する為の要部回路説明図、第６図
はデータ・バス及びビツト線が３本である場合を
説明する為の要部回路説明図、第７図Ａ及びＢは
RHETの要部切断側面図及びエネルギ・バン
ド・ダイヤグラム、第８図Ａ乃至ＣはRHETの
動作原理を説明する為のエネルギ・バンド・ダイ
ヤグラム、第９図はベース・エミツタ間電圧VBE
対コレクタ電流ICの関係を説明する為の線図をそ
れぞれ表している。

Claims (1)

  1. 【特許請求の範囲】 １ エミツタ層とベース層との間に形成された超
    格子層からなるエミツタ側ポテンシヤル・バリヤ
    層及びベース層とコレクタ層との間に形成された
    コレクタ側ポテンシヤル・バリヤ層を有してなる
    半導体装置と、 該半導体装置の入力端に接続され、 VBE＜2EX／ｑ VBE≒2EX／ｑ VBE＞2EX／ｑ VBE：前記半導体装置に印加されるベース・エミ
    ツタ間電圧 EX：前記超格子層の構成要素であるウエル層内
    に生成されるサブ・バンドのエネルギ・レベル ｑ：キヤリヤの電荷量 なる信号を発生する信号源と を備えてなることを特徴とする３値論理回路。
JP60223690A 1985-10-09 1985-10-09 ３値論理回路 Granted JPS6284621A (ja)

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Application Number Priority Date Filing Date Title
JP60223690A JPS6284621A (ja) 1985-10-09 1985-10-09 ３値論理回路
DE8686307758T DE3685928T2 (de) 1985-10-09 1986-10-08 Mehrwertige logische schaltung.
EP86307758A EP0220020B1 (en) 1985-10-09 1986-10-08 Multiple-value logic circuitry
KR1019860008450A KR900008438B1 (ko) 1985-10-09 1986-10-08 공진터널 트랜지스터를 이용한 3치 논리회로
US07/310,463 US4956681A (en) 1985-10-09 1989-02-15 Ternary logic circuit using resonant-tunneling transistors

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JP60223690A JPS6284621A (ja) 1985-10-09 1985-10-09 ３値論理回路

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Publication Number Publication Date
JPS6284621A JPS6284621A (ja) 1987-04-18
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Application Number Title Priority Date Filing Date
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EP (1) EP0220020B1 (ja)
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