JPS6066440A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6066440A
JPS6066440A JP58174566A JP17456683A JPS6066440A JP S6066440 A JPS6066440 A JP S6066440A JP 58174566 A JP58174566 A JP 58174566A JP 17456683 A JP17456683 A JP 17456683A JP S6066440 A JPS6066440 A JP S6066440A
Authority
JP
Japan
Prior art keywords
tab
chip
die
bonding
paste
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58174566A
Other languages
English (en)
Inventor
Nobuhiko Mizuo
水尾　允彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58174566A priority Critical patent/JPS6066440A/ja
Publication of JPS6066440A publication Critical patent/JPS6066440A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07336—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/321—Structures or relative sizes of die-attach connectors
    • H10W72/325—Die-attach connectors having a filler embedded in a matrix
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は低コスト化および収率を改良した半導体装置の
！ｉｉ造方法に関する。
０））技術の背景 ＩＣ，ＬＳＩなどの半導体素子は半導体基板（ウェハ）
上に多数個が形成され、完成された後はスクライバ−を
用いて単位毎に切断されてチップ状の半導体素子（以ト
チツブと略称する）となる〇かかるチップは金属フレー
ム或は成型された磁器基板にダイ利けされた後、チップ
の周辺に設けである導体パターンのパッドと金属フレー
ム或は磁器基板の導線引出し用のパッド部とをワイヤボ
ンデングして回路接続を行い、その後モールドするか或
は磁器製の蓋を鑞材等を用いて蓋を接合し七パッケージ
ングが完成する。
本発明はチップを基板へダイ付けする方法の改良に関す
るものである。
（Ｃ）　従来技術と問題点 チップを基板にダイ付けする方法として従来は金シリコ
ン、或は金からなるペレットを用い、これとチップを々
７・１成するシリコン（Ｓｔ）と共晶を作らせることに
よシ行っていた。
以下リードフレームにチップをダイ利けし、樹脂モール
ドを施して樹脂パッケージングを形成する場合を例とし
て説明する。
第１図はニッケル（Ｎｌ）、鉄（Ｆｅ）合金或は銅（Ｃ
ｕ）などの薄板を打抜き成型加工して形成されたフレー
ム１の平面図、また第２図はこれにチッグをダイ付けし
た部分拡大図であるＯ すなワチフレーム１にはチップ２をタイ伺けするタブ３
．リード端子４．タブリード５などが形成されて外部フ
レーム６に連結されている。ここでチップ２はタブ３に
ダイ付けされた後、第２図に示すようにチップ２にパタ
ーン形成されているボンディングパノド７とリード端子
４の先端部と金ワイヤホルダーを用いて金（Ａｕ）線８
などで結離すことによりパッケージングが完成する０さ
て、チップ２をタブ３にダイ伺けする方法としては、先
に述べたＡｕかＡｕ−８ｉの合金からなるペレットを用
いチップ２を構成する８１と共晶を彫る方法と、これを
低コスト化した導体ペースト例えば銀（Ａｇ）ペースト
ラ用いる方法が実用化されている。
本発明は債者に関するものであシ、今まで行われてきた
ダイ付は方法として次の２つの方法がとられていた。
その１つはダイ付は直前に第１図および第２図で示すタ
ブ３のチッグダイ付は部に滴下器を用いて低粘度のペー
ストを滴下するか戒はスタンプを用いて導体ペースト（
例えばＡｇペースト）を塗布し、これにチップ２を当接
し加熱することにより接着が行われている。
他の１つはチップ２がウェハから切υ離される前の段階
でウェハの裏面に導体ぺ一７ストを塗布し、予備加熱を
施して半融着状の導体層とした後リノ断じてチップ２と
し、タブ３とのダイイ寸けに当ってはこの部分全加熱し
加圧しながらこするスクラブ処理を行うことによシダイ
付けが行われていた。
然し前者の方法は滴下装置を用いると云う偵しさがある
し、また後者の方法はチップ切り出しに尚って導体層の
剥離や欠けなどを生じて歩留りが悪く、また切り出しの
際に生じた粉末により半導体素子面の汚染が起り易いな
どの問題があった。
（ｄ）　発明の目的 本発明は導体ペーストを用いて行う半導体素子の基板へ
のダイ付けに当って、低コスト化を実現し、また収率を
改良したダイ付は方法を提供することを目的とする。
（ｅ）　発明の構成 本発明の目的は半導体チップをパッケージングする際に
行う基板への接着処理に際し、基板上の半導体チップの
接着位置にペーストを塗布したる後、この基板に予備加
熱を施して半融着状態の接着層を予め形成しておへ、処
理工程において接着層に半導体素子を当接し加熱するこ
とにより接着固定する工程を壱することを特徴とする半
導体装を饗の製造方法により達成することができる０（
ｆ）　発明の実ｈｉｉ例 本発明は４体ペーストをウエノ・の裏面にめ布し、予備
加熱して導体層を形成する方法はこの導体層が存在する
故に切１１１１分離が行いに＜＜、チップの収率が低下
する点に着目し、このペーストの塗布を７レームのタブ
に行って予め接着層を形成しておくものである。
すなわち、第１図および第２図で示すタブ３に予めスタ
ンプ処理或はスクリーン印刷処理によりペーストを塗布
し、これに予備加熱ｅ　７４ｔして溶剤を分解蒸発させ
ると共に部分的に金属粒子′間の焼結を行わせて導体層
を形成する０この状態の導体層は一般にＢステージにあ
ると云われている。タブ３にこのような導体層１０ｔ−
形成しておき、ダイ付けに当ってはフレーム１のタブ３
の部分を加熱し、今までＡｕ−８１共晶を作るに用いた
のと同様にスクラブ処理に切断したチップ２を挾みタブ
３に設けである導体層１０と擦りつけることによシダイ
付けを行うことができる。
ここで、この方法の利点は従来のガラスペーストを用い
たものと比較してチップ２に汚染を与えないこと、また
従来の方法はウエノ飄の裏面の全域に亘って導体Ｊｉｉ
ｌＯが設けられるため、ウエノｈの不要部および不良チ
ップ部にも導体ペーストが消費されると云う問題点があ
ったが、本発明を実施する場合はかかる不要個所への使
用がなくなシ、導体ペーストの消費量を減らすことがで
きる０（ｇ）　発明の効果 本発明の実施により導体ベースＩｆｆ用してチラグのダ
イ付けを行う場合に、チップの汚染を無くすると共に導
体ペーストの消費前を減少することが可能となりパッケ
ージ工程のコストダウンを行うことができる。
【図面の簡単な説明】
第１図は半導体ｆ子のダイ付けに使用するフレームの平
面図、また（ｊ！２図げダイ付は個所の拡大斜視図であ
る。 図におい−Ｃ１１はフレーム、２は半導体素子、３はタ
ブ、ｌＯは導体層。 ￥−１凶 榮　２　困

Claims (1)

    【特許請求の範囲】
  1. 半導体チップをパッケージングする際に行う基板への接
    着処理に際し、基板上の半導体チップの接着位置にペー
    ストを塗布したる後肢基板に予備加熱を施して半融着状
    態の接着層を予め形成しておき、処理工程において該接
    着層に半導体素子を当接し加熱することによシ接着固足
    する工程を有することを特数とする半導体装置の製造方
    法。
JP58174566A 1983-09-21 1983-09-21 半導体装置の製造方法 Pending JPS6066440A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58174566A JPS6066440A (ja) 1983-09-21 1983-09-21 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58174566A JPS6066440A (ja) 1983-09-21 1983-09-21 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6066440A true JPS6066440A (ja) 1985-04-16

Family

ID=15980798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58174566A Pending JPS6066440A (ja) 1983-09-21 1983-09-21 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS6066440A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01502868A (ja) * 1986-11-13 1989-09-28 エム　アンド　ティ　ケミカルズ，インコーポレーテッド 半導体装置の製造方法
WO2001075963A1 (de) * 2000-03-31 2001-10-11 Siemens Aktiengesellschaft Verfahren zum herstellen einer wärmeleitenden verbindung zwischen zwei werkstücken
US6320267B1 (en) 1998-08-10 2001-11-20 Sony Corporation Bonding layer in a semiconductor device
JP2007110099A (ja) * 2005-09-13 2007-04-26 Hitachi Chem Co Ltd ダイボンディング材及びダイボンディング材用樹脂ペースト

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01502868A (ja) * 1986-11-13 1989-09-28 エム　アンド　ティ　ケミカルズ，インコーポレーテッド 半導体装置の製造方法
US6320267B1 (en) 1998-08-10 2001-11-20 Sony Corporation Bonding layer in a semiconductor device
US6436733B2 (en) 1998-08-10 2002-08-20 Sony Corporation Bonding layer method in a semiconductor device
WO2001075963A1 (de) * 2000-03-31 2001-10-11 Siemens Aktiengesellschaft Verfahren zum herstellen einer wärmeleitenden verbindung zwischen zwei werkstücken
US6776329B2 (en) 2000-03-31 2004-08-17 Siemens Aktiengesellschaft Method for producing a heat-conducting connection between two work pieces
JP2007110099A (ja) * 2005-09-13 2007-04-26 Hitachi Chem Co Ltd ダイボンディング材及びダイボンディング材用樹脂ペースト

Similar Documents

Publication Publication Date Title
CN100380614C (zh) 部分构图的引线框架及其制造方法以及在半导体封装中的使用
US6777265B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7790500B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7622332B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3207738B2 (ja) 樹脂封止型半導体装置及びその製造方法
KR100186752B1 (ko) 반도체 칩 본딩방법
US20030059721A1 (en) Fabrication method of semiconductor
CN112786468A (zh) 预成型扩散焊接
JP3018050B2 (ja) 半導体装置およびその製造方法
JPS6066440A (ja) 半導体装置の製造方法
EP3819059B1 (en) Method of batch diffusion soldering for soldering semiconductor dies to a substrate ; corresponding electronic device
US8455303B2 (en) Semiconductor package with adhesive material pre-printed on the lead frame and chip, and its manufacturing method
JP2000114426A (ja) 片面樹脂封止型半導体装置
CN111816571A (zh) 半导体封装方法
JP2716355B2 (ja) 半導体装置の製造方法
JP3569642B2 (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置の製造方法
JPH0350736A (ja) 半導体チップのバンプ製造方法
Hilleringmann Packaging of Integrated Circuits
JPH07169767A (ja) バンプ転写体およびその製造方法ならびにそのバンプ転写体を用いた半導体集積回路装置の製造方法
TW201138047A (en) Circuit board structure, packaging structure and method for making the same
JPH05326818A (ja) 電子部品の実装方法
JPH11224982A (ja) セラミック基板へのチップコンデンサ実装方法
JPH11135697A (ja) 半導体装置およびその製造方法
JP2000269399A (ja) リードフレームとこのリードフレームを用いた半導体装置