JPS6066852A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPS6066852A JPS6066852A JP58175363A JP17536383A JPS6066852A JP S6066852 A JPS6066852 A JP S6066852A JP 58175363 A JP58175363 A JP 58175363A JP 17536383 A JP17536383 A JP 17536383A JP S6066852 A JPS6066852 A JP S6066852A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- conductivity type
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体集積回路装置、持にバイポーラ型１〜ラ
ンジスタと相補型［−ランジスタの両者を同一の半導体
基板に共存さＵた゛１′轡ｆ４．集伯回路装置およびそ
の製造方法に関りる。
ンジスタと相補型［−ランジスタの両者を同一の半導体
基板に共存さＵた゛１′轡ｆ４．集伯回路装置およびそ
の製造方法に関りる。
［発明の技術向背ｍＪ３よびその問題点］バイポーラ型
１−ランジスタと相補型Ｍｏ５ｔ−ランシスタ（以下、
Ｃｆｖｌ ＯＳと言う）とを同一の半導体１．目反上に
ｌ ｒｒさけた半導体集積回路装置は、一般に１３ｉ
−ＣＮ・Ｉ ＯＳと称されており、同一チップ内Ｃのア
ナ［］り聞能とデジタル供能の共存という要求に応える
しのとし−Ｃ登場した比較的粗しい半導体集（＾回路肢
圃（ＩＣ）である。アナログ（層面とデジタル（層面と
をＪも存さけた１０１１本は１２１− （ｌ ｎｔｇｒ
ａｌｃｄ ｌ ｎｊａｃ口ｏｎ ｌｏｇｉｃ あるいｆ
、Ｌ Ｃｆｖ・１０Ｓでし構成されているか、＋３ｉ−
０ＭＯ８の場合、アブＬ１グ処理はアナログ低能に優れ
たハｒポーラ素子に、またデジタル処理はデジタルＩｉ
！！（ｉピに擾れだ０ＭＯ８に夫々分担さＵることにＪ
、つＣバイポーラ素子およびＣＭＯ３素子の双方の長所
を並置えることがＣ′きるため、アブ［］グ・ｉシタタ
ル共存ＩＣの応用分野を拡大し１！７るものとして明侍
されＣいる。
１−ランジスタと相補型Ｍｏ５ｔ−ランシスタ（以下、
Ｃｆｖｌ ＯＳと言う）とを同一の半導体１．目反上に
ｌ ｒｒさけた半導体集積回路装置は、一般に１３ｉ
−ＣＮ・Ｉ ＯＳと称されており、同一チップ内Ｃのア
ナ［］り聞能とデジタル供能の共存という要求に応える
しのとし−Ｃ登場した比較的粗しい半導体集（＾回路肢
圃（ＩＣ）である。アナログ（層面とデジタル（層面と
をＪも存さけた１０１１本は１２１− （ｌ ｎｔｇｒ
ａｌｃｄ ｌ ｎｊａｃ口ｏｎ ｌｏｇｉｃ あるいｆ
、Ｌ Ｃｆｖ・１０Ｓでし構成されているか、＋３ｉ−
０ＭＯ８の場合、アブＬ１グ処理はアナログ低能に優れ
たハｒポーラ素子に、またデジタル処理はデジタルＩｉ
！！（ｉピに擾れだ０ＭＯ８に夫々分担さＵることにＪ
、つＣバイポーラ素子およびＣＭＯ３素子の双方の長所
を並置えることがＣ′きるため、アブ［］グ・ｉシタタ
ル共存ＩＣの応用分野を拡大し１！７るものとして明侍
されＣいる。
ところ−Ｃ，ＣＮ１ｌＯ３部分を含む上記［３ｉ −０
Ｍ０３に（ま、当然４「がらラッチアップ現象というＣ
Ｍ ＯＳに特有の問題が内包され一方いる。ぞしく、Ｂ
；−ｃＭｏｓにお（ノるラッチアップ現象を防止づるた
めには、Ｂｉ−０ＭＯ３に固イｊの４Ｍ造的要素をも考
慮しな（ノればならない。このＪｊ３に関し・、電流駆
動能力の大きいバイボーレ望トランジスタを０ＭＯ３と
共存させると共に、１）ｌＪ記ラうプ／−／ツブ現象の
防止にも有効な構造と（）ｉ：’ ａ！ １図にｉＪｋ
すＢ ｉ−０ＭＯ８が提案されている（ Ｉ ［３Ｍ
”Ｉ ｅｃ１＋ｎ１ｃａｌ Ｄ １ｓｃｌｏｓｕｒｅ
Ｂ Ｌｌｌ ＩＱ目＋１ ； ＶＯｌ、ＩＧ。
Ｍ０３に（ま、当然４「がらラッチアップ現象というＣ
Ｍ ＯＳに特有の問題が内包され一方いる。ぞしく、Ｂ
；−ｃＭｏｓにお（ノるラッチアップ現象を防止づるた
めには、Ｂｉ−０ＭＯ３に固イｊの４Ｍ造的要素をも考
慮しな（ノればならない。このＪｊ３に関し・、電流駆
動能力の大きいバイボーレ望トランジスタを０ＭＯ３と
共存させると共に、１）ｌＪ記ラうプ／−／ツブ現象の
防止にも有効な構造と（）ｉ：’ ａ！ １図にｉＪｋ
すＢ ｉ−０ＭＯ８が提案されている（ Ｉ ［３Ｍ
”Ｉ ｅｃ１＋ｎ１ｃａｌ Ｄ １ｓｃｌｏｓｕｒｅ
Ｂ Ｌｌｌ ＩＱ目＋１ ； ＶＯｌ、ＩＧ。
＋＋ｏ、１８１９７４ 、 ｐｐ、２７１９〜２７２０
）。
）。
第１図において、１はｐ型シリニ」ンＪル仮（ある。
該シリコン基板１上には、ｐ型エビター１−シャルシリ
コン層２が形成されている。そして、前記基板１とエピ
タキシＶル層２の間には、両者に口る２種類の高濃度ｎ
型埋込層３，３−が形成されている。また、前記エビ
タギシトル層２の表面からは夫々のｎ 型埋込層３，３
−に達１’ Ｚ＞ Ｎハ“１つ土ル領域（以下、Ｎ−ウ
ェルと呂う） ／１ 、 ／ｌ−か形成されている。Ｎ
−ウェル４はバイポーラ型トシンジスタ用の素子領域で
、図示の、」、′うにハーノイノノルタイブのｎ ｐ
Ｉ）ｌ・ランシスタユが形成さね−Ｃいる。このｎ ｐ
ｎ ｌ−ランジスタ上史は、その周１囲を取り囲むｐ
へ９領域とのｐ ｎ接合により曲の素子／Ｊｌ ｊら電
気的に分前されている。もう一方のＮ−ウＬル／１−と
これにＩｎ接Ｊるｐ型エピタキシャル領域２はＣＭ Ｏ
Ｓ用の素子領域であり、Ｎ−ウェル／Ｉ−にはｐチトン
ネルＭ ＯＳ ”ｌ−１−ランジズタ（＋） ｆｖｌ
ＯＳ Ｆ ＥＴ）ユが、またｐ型１ピタキシ四し領域に
はｎヂＶンネル〜１０８型ｊ−ランジスタ（ｎ Ｍ Ｏ
Ｓ Ｆ Ｆ ’Ｔ−）旦が夫々形成され（−いる。
コン層２が形成されている。そして、前記基板１とエピ
タキシＶル層２の間には、両者に口る２種類の高濃度ｎ
型埋込層３，３−が形成されている。また、前記エビ
タギシトル層２の表面からは夫々のｎ 型埋込層３，３
−に達１’ Ｚ＞ Ｎハ“１つ土ル領域（以下、Ｎ−ウ
ェルと呂う） ／１ 、 ／ｌ−か形成されている。Ｎ
−ウェル４はバイポーラ型トシンジスタ用の素子領域で
、図示の、」、′うにハーノイノノルタイブのｎ ｐ
Ｉ）ｌ・ランシスタユが形成さね−Ｃいる。このｎ ｐ
ｎ ｌ−ランジスタ上史は、その周１囲を取り囲むｐ
へ９領域とのｐ ｎ接合により曲の素子／Ｊｌ ｊら電
気的に分前されている。もう一方のＮ−ウＬル／１−と
これにＩｎ接Ｊるｐ型エピタキシャル領域２はＣＭ Ｏ
Ｓ用の素子領域であり、Ｎ−ウェル／Ｉ−にはｐチトン
ネルＭ ＯＳ ”ｌ−１−ランジズタ（＋） ｆｖｌ
ＯＳ Ｆ ＥＴ）ユが、またｐ型１ピタキシ四し領域に
はｎヂＶンネル〜１０８型ｊ−ランジスタ（ｎ Ｍ Ｏ
Ｓ Ｆ Ｆ ’Ｔ−）旦が夫々形成され（−いる。
なＪｊ、５はシリコン酸化膜である。
」記第１ 図（Ｊ）Ｂｉ −ｆｖｌＯ３債造Ｆ ハ、Ｎ
−ウェル４−の下に高濃度のｎ ＋−ｎ、ｌ！埋込層が
設Ｃノられているため、ラッチアップ現象を引き起こ８
ｉ寄生ｊ・ラシジスタのうら、Ｌ） Ｍ ＯＳ Ｆ Ｅ
−１”ユの部分にＪ５１Ｊる縦方向の奇生１） ｎρ
１〜ランジスタは電流増幅；ｆ！ｈ ｐ゛Ｍが小さくな
って動作しにくくなるから、シップアップ現象の防止に
有効である。しかし、０〜１０８部分にＪ３１ノる横方
向の両生ｐｎｐｌ〜ランシスタおよび寄生ｎ Ｄｎ ｌ
−ランジスタの動作は防止されない。しかも、二つのＮ
−ウーＬル’Ｉ Ｊ＞ Ｊ、ひ４−と両ウェル間のｐ型
領域どで構成される（角方向の奇生ｎｐｎｌ〜ランジス
タは、ｌ’ｌ Ｉ型埋込層３゜３′を設（プだ事によっ
て、むしろ動ｆ°［シ易くなってしまっている。
−ウェル４−の下に高濃度のｎ ＋−ｎ、ｌ！埋込層が
設Ｃノられているため、ラッチアップ現象を引き起こ８
ｉ寄生ｊ・ラシジスタのうら、Ｌ） Ｍ ＯＳ Ｆ Ｅ
−１”ユの部分にＪ５１Ｊる縦方向の奇生１） ｎρ
１〜ランジスタは電流増幅；ｆ！ｈ ｐ゛Ｍが小さくな
って動作しにくくなるから、シップアップ現象の防止に
有効である。しかし、０〜１０８部分にＪ３１ノる横方
向の両生ｐｎｐｌ〜ランシスタおよび寄生ｎ Ｄｎ ｌ
−ランジスタの動作は防止されない。しかも、二つのＮ
−ウーＬル’Ｉ Ｊ＞ Ｊ、ひ４−と両ウェル間のｐ型
領域どで構成される（角方向の奇生ｎｐｎｌ〜ランジス
タは、ｌ’ｌ Ｉ型埋込層３゜３′を設（プだ事によっ
て、むしろ動ｆ°［シ易くなってしまっている。
上述のように、第１図の構造もラッチアッノ゛を充分に
防止しうるちのではなかっ）ζ。
防止しうるちのではなかっ）ζ。
（発明の目的）
本発明は上記事情に鑑みてなされたもので、バイポーラ
１ヘランジスタとＣＭ ＯＳとを同一の半導体基板に共
存させるどともに、Ｃｌｘ・ｌ ＯＳ部分を含むことに
よるラッチアップ現象のＪ５生を完全に防止できる半導
体集積回路装置とその製造方法を提供プるものである。
１ヘランジスタとＣＭ ＯＳとを同一の半導体基板に共
存させるどともに、Ｃｌｘ・ｌ ＯＳ部分を含むことに
よるラッチアップ現象のＪ５生を完全に防止できる半導
体集積回路装置とその製造方法を提供プるものである。
〔発明の概要）
本発明による半導体集積回路Ｖ、置は、第１導電型の半
導体基板ど、該半導体基（ν土を冑って設（」られた第
２導電型の半導体層と、該半導体層と前記半導体基板と
の境界におい−ｃ選択的に設（］られた第２導電型の高
ｉａ度埋込領域おＪ−び該高温度埋込領域の外側をＩＴ
）り囲／Ｖて設（）られだ第１導電型の高、ＩｆＡ度埋
込領域と、該第′１脣電型のへ淵度埋込領域に達して前
記半導（ホ層の表面から選択的に設けられた電気的９浬
領域と、該電気約分＠領域で囲まれた第２導電型領域内
にこの領Ｊ成をコレクタ領域として形成されＩｃバイポ
ーラ型トランジスタと、前記電気面分〜１領域の外側に
おいて前記半導体層の全厚みにｈ−）（選択的に設けら
れｌこ第１導電型のウェル領域と、該ウェル領域と前記
半導体基（反との境界に股Ｉｊられた第１導電型の高濃
度埋込層領域と、前記ウェル領域の外側にＪｊいて前記
半導１４一基板とｎす記半）９体層とのｊ見弄にｊハ択
的に設置Ｊられた第２導電型を有する別の高濃度埋込領
域ど、該高動度埋込領域上の前記第２導電型半脣休層お
よび前記第１導電型のウェル領域の何れかに人々形成さ
れた１）′ｆ−１７ンネルｆｖｌ ＯＳ型トランジスタ
おＪ、ひ［］１トンネルＮ・１０Ｓ型トランジスタで構
成される相補をＭ ＯＳ ｌ・ランジスタとを具備した
ことを１）（牧どりるらのである。
導体基板ど、該半導体基（ν土を冑って設（」られた第
２導電型の半導体層と、該半導体層と前記半導体基板と
の境界におい−ｃ選択的に設（］られた第２導電型の高
ｉａ度埋込領域おＪ−び該高温度埋込領域の外側をＩＴ
）り囲／Ｖて設（）られだ第１導電型の高、ＩｆＡ度埋
込領域と、該第′１脣電型のへ淵度埋込領域に達して前
記半導（ホ層の表面から選択的に設けられた電気的９浬
領域と、該電気約分＠領域で囲まれた第２導電型領域内
にこの領Ｊ成をコレクタ領域として形成されＩｃバイポ
ーラ型トランジスタと、前記電気面分〜１領域の外側に
おいて前記半導体層の全厚みにｈ−）（選択的に設けら
れｌこ第１導電型のウェル領域と、該ウェル領域と前記
半導体基（反との境界に股Ｉｊられた第１導電型の高濃
度埋込層領域と、前記ウェル領域の外側にＪｊいて前記
半導１４一基板とｎす記半）９体層とのｊ見弄にｊハ択
的に設置Ｊられた第２導電型を有する別の高濃度埋込領
域ど、該高動度埋込領域上の前記第２導電型半脣休層お
よび前記第１導電型のウェル領域の何れかに人々形成さ
れた１）′ｆ−１７ンネルｆｖｌ ＯＳ型トランジスタ
おＪ、ひ［］１トンネルＮ・１０Ｓ型トランジスタで構
成される相補をＭ ＯＳ ｌ・ランジスタとを具備した
ことを１）（牧どりるらのである。
を記本几明の半導体果偵回路装置は、例えばｐ型基板を
用いた場合、第２図に示τ１ような賊２的な構造によっ
て表わされる。同図にＪｊいＣ１１はｐ型基板、８はｎ
型層である。両名の境界にはｎ型埋込領域３、別のｎ→
型型埋領領域３′設（Ｊられている。更に、ｎ中型埋込
領域３の外側を１１）！り凹むｐ小型埋込領域５ど、そ
の外側に別の１〕型埋込領域５′が設置ｊられている。
用いた場合、第２図に示τ１ような賊２的な構造によっ
て表わされる。同図にＪｊいＣ１１はｐ型基板、８はｎ
型層である。両名の境界にはｎ型埋込領域３、別のｎ→
型型埋領領域３′設（Ｊられている。更に、ｎ中型埋込
領域３の外側を１１）！り凹むｐ小型埋込領域５ど、そ
の外側に別の１〕型埋込領域５′が設置ｊられている。
ｎ型層８の表面からはｐ小型埋込領域５にｊヱするｐ
１５２分−１６（ｌ域６が設けられており、該分離ｆｉ
域６に囲ｊ、れたｎ型層８内にパーティカルｎ ｌ）
ＩＩ ｌ・ランシスタ二史が形成されている。ここで、
１）１型５ｊ Ｆｌｉｔ ｆｉｌ域Ｇはその両側に形成
される素子間を電気的ＩＪ５）前りる為のもので、この
意味から該１．） （、ｊｌν分朗領１戊６は、例えば
酸化物等から成る誘７ｈ捧領域（ご同換えられても良い
。他方、別のＯＩ型狸込領域５′に達づるＰ−ウェル７
がｎ型層８０表面から形成されてＪ５す、該Ｐ−ウニル
アに１．１． ｎ Ｍ ＯＳ ［［二］−１更が形成さ
れている。ま／ｊ、別σ月１＋型埋込領域３−上のｎ型
層にはＤ ｔｖ！ ＯＳ Ｉ’ ｌ−１−２０が形成さ
れている。
１５２分−１６（ｌ域６が設けられており、該分離ｆｉ
域６に囲ｊ、れたｎ型層８内にパーティカルｎ ｌ）
ＩＩ ｌ・ランシスタ二史が形成されている。ここで、
１）１型５ｊ Ｆｌｉｔ ｆｉｌ域Ｇはその両側に形成
される素子間を電気的ＩＪ５）前りる為のもので、この
意味から該１．） （、ｊｌν分朗領１戊６は、例えば
酸化物等から成る誘７ｈ捧領域（ご同換えられても良い
。他方、別のＯＩ型狸込領域５′に達づるＰ−ウェル７
がｎ型層８０表面から形成されてＪ５す、該Ｐ−ウニル
アに１．１． ｎ Ｍ ＯＳ ［［二］−１更が形成さ
れている。ま／ｊ、別σ月１＋型埋込領域３−上のｎ型
層にはＤ ｔｖ！ ＯＳ Ｉ’ ｌ−１−２０が形成さ
れている。
第２図の構造と第１図の構造とを比較すれば明らかなＪ
：うに、氷几明ではＣＭＯ８部分において両ＩｊのＭ
ＯＳ Ｆ Ｅ ’−ｒに高１府度埋込領域３−．５−か
Ｑ２ ＋Ｊられ（いる。また、ｎｐｎｌ〜ランジスタユ
を他の索子から電気的に分離−りるためにｐ望の高淵度
領１ｊ！５．６が段（ブられているから、二゛つの１１
型埋込領域３．３′間には必ｆｐ十型埋込領ｊ或５か
介在されることになる。後述のように、この特（１！ｉ
によって本弁明にＪ：るＢ ｉ −０ＭＯ８はラッｆア
ップ現象を略完全に防止ＪることがＣぎる。
：うに、氷几明ではＣＭＯ８部分において両ＩｊのＭ
ＯＳ Ｆ Ｅ ’−ｒに高１府度埋込領域３−．５−か
Ｑ２ ＋Ｊられ（いる。また、ｎｐｎｌ〜ランジスタユ
を他の索子から電気的に分離−りるためにｐ望の高淵度
領１ｊ！５．６が段（ブられているから、二゛つの１１
型埋込領域３．３′間には必ｆｐ十型埋込領ｊ或５か
介在されることになる。後述のように、この特（１！ｉ
によって本弁明にＪ：るＢ ｉ −０ＭＯ８はラッｆア
ップ現象を略完全に防止ＪることがＣぎる。
’ｃｃ Ｊｊ、後述の実施例のように、第２図において
ｌＪ〜Ｉ ＯＳ Ｆ Ｅ Ｔと１）１＼・Ｉ ＯＳ Ｉ
＝ Ｅ−１−の位置を入替え、Ｌ）Ｉ型埋込領域５０）
一部を別のｐ１′型埋込領域５− ＣＡｔＥ用りる保に
し−Ｃ（，１よい。また、この場合には、ρ中型分離領
域６の一部をＰ−ウ王ルア内に形成し、Ｐ−ウ土ルアの
電位を取出づための手段を兼ねるＪ：うにしくもよい。
ｌＪ〜Ｉ ＯＳ Ｆ Ｅ Ｔと１）１＼・Ｉ ＯＳ Ｉ
＝ Ｅ−１−の位置を入替え、Ｌ）Ｉ型埋込領域５０）
一部を別のｐ１′型埋込領域５− ＣＡｔＥ用りる保に
し−Ｃ（，１よい。また、この場合には、ρ中型分離領
域６の一部をＰ−ウ王ルア内に形成し、Ｐ−ウ土ルアの
電位を取出づための手段を兼ねるＪ：うにしくもよい。
次に、本５１明による半導体集積回路装置の製造り法は
、第′１導電型を有づる半導体基板の表層に二種類の第
２導電型高哨度埋込領域を選択的に形成すると共に、該
第２Ｓ電型高Ｐ！度埋込賄域の一方を取り囲む第１導電
型高濃度ＪＴ込領域Ｊ３ Ｊ、ひぞ−の外側にこれとは
別の第１導電型畠ｉ１ｉ！バＬ埋込領域を前記半導体基
板の表層に形成−りる工程と、これら高濃度埋込領域を
形成した前記第１乃電型をイｊする半導体基板上に第２
導電型半導１本層を土ビタキシャル成長させる工程と、
該第２導電型半導体層の表面から選択的に第１導電型不
柿物を拡散することにより、前記別の第１ Ｌ’１ ％
’！ｒ”高温度埋込領域に）ヱＪる第１導電型ウエル
領域を形成−りる１稈と、前記第２導電型半導体層の表
面ｂｌ Ｉら選択的に第１導電型不純物を高濃度拡散４
ることにより前記一方の第２導電型高濃度ｊ更込（「１
域を取り囲／シ’（形成された第１導電型高濃度Ｊ！Ｉ
！込領域に達する第１導電型の高温度分離領域を形成り
る工程、あるいは前記第２導電型半導体層の表１ｈ〕か
ら前記第１導電型高濃度埋込領域にｊヱ覆る誘電体分−
１領域を形成する工程と、該高１１度分前領域あるいは
誘電体分離領域に囲まれた第２導７ｈ型領域には該領域
をコレクタ領域とづるバイポーラ型１〜ランジスタを形
成Ｊると共に、前記別の第２導電型高濃度埋込領域上の
第２府電型半導体層Ｊ３ Ｊ：ひ前記第１ｓ几型ウエル
領域には夫々相補型ｆｖｌ ＯＳ ｌ〜ランジスクを偶
成俳るｐチトンネルＮ・＋ ｏ ｓ型１〜ランジスタま
たはｎチトンネルＭＯ８型１−ランジスタの何れかを形
成覆る］稈とを具備したことを特徴と−りるちのである
。
、第′１導電型を有づる半導体基板の表層に二種類の第
２導電型高哨度埋込領域を選択的に形成すると共に、該
第２Ｓ電型高Ｐ！度埋込賄域の一方を取り囲む第１導電
型高濃度ＪＴ込領域Ｊ３ Ｊ、ひぞ−の外側にこれとは
別の第１導電型畠ｉ１ｉ！バＬ埋込領域を前記半導体基
板の表層に形成−りる工程と、これら高濃度埋込領域を
形成した前記第１乃電型をイｊする半導体基板上に第２
導電型半導１本層を土ビタキシャル成長させる工程と、
該第２導電型半導体層の表面から選択的に第１導電型不
柿物を拡散することにより、前記別の第１ Ｌ’１ ％
’！ｒ”高温度埋込領域に）ヱＪる第１導電型ウエル
領域を形成−りる１稈と、前記第２導電型半導体層の表
面ｂｌ Ｉら選択的に第１導電型不純物を高濃度拡散４
ることにより前記一方の第２導電型高濃度ｊ更込（「１
域を取り囲／シ’（形成された第１導電型高濃度Ｊ！Ｉ
！込領域に達する第１導電型の高温度分離領域を形成り
る工程、あるいは前記第２導電型半導体層の表１ｈ〕か
ら前記第１導電型高濃度埋込領域にｊヱ覆る誘電体分−
１領域を形成する工程と、該高１１度分前領域あるいは
誘電体分離領域に囲まれた第２導７ｈ型領域には該領域
をコレクタ領域とづるバイポーラ型１〜ランジスタを形
成Ｊると共に、前記別の第２導電型高濃度埋込領域上の
第２府電型半導体層Ｊ３ Ｊ：ひ前記第１ｓ几型ウエル
領域には夫々相補型ｆｖｌ ＯＳ ｌ〜ランジスクを偶
成俳るｐチトンネルＮ・＋ ｏ ｓ型１〜ランジスタま
たはｎチトンネルＭＯ８型１−ランジスタの何れかを形
成覆る］稈とを具備したことを特徴と−りるちのである
。
例えばｐ型層）反を用いて上記本弁明の製造方法を実施
することにより、第２図の構造を得ることができる。こ
の」１コ白、ｐ ＋型分離領域６あるいはＰ−ウェル７
を形成づるに際し−Ｃ既にｐ彊−型埋込領域５ 、５−
か形成されているから、該埋込領域５．５−か無い場合
に較べれば、分２１ ＦＡ Ｎ ６および１）−ウェル
７を形成りるための不純物拡散工程を１１（渇かつツ、
ロロ、ｊ間′（行なうことができる。従って、各高′ａ
度埋込領域３．３”、５．５−からｎ型層８Ｉ＼の不純
物のり）、方拡敲を低く抑えることができ、８トランジ
スタ１史、Ｌ更、１主の素子領域におｌ）る不純物濃度
を安定に制御１づることができる。
することにより、第２図の構造を得ることができる。こ
の」１コ白、ｐ ＋型分離領域６あるいはＰ−ウェル７
を形成づるに際し−Ｃ既にｐ彊−型埋込領域５ 、５−
か形成されているから、該埋込領域５．５−か無い場合
に較べれば、分２１ ＦＡ Ｎ ６および１）−ウェル
７を形成りるための不純物拡散工程を１１（渇かつツ、
ロロ、ｊ間′（行なうことができる。従って、各高′ａ
度埋込領域３．３”、５．５−からｎ型層８Ｉ＼の不純
物のり）、方拡敲を低く抑えることができ、８トランジ
スタ１史、Ｌ更、１主の素子領域におｌ）る不純物濃度
を安定に制御１づることができる。
この結果、高性能のバイポーラ型１−ランシスタと特性
の安定なＣＭ ＯＳとを共存さ口だ［３ｉ −０ＭＯ８
を得ることができる。
の安定なＣＭ ＯＳとを共存さ口だ［３ｉ −０ＭＯ８
を得ることができる。
〔発明の実７１色例〕
以下、第３図（Ａ）〜（ｆｖｌ ）を参照し、本Ｒ，明
の一実施例になるＢｉ−Ｃｍｌ０８Ｌこつさ一部の７１
造方法を併記して説明づる。
の一実施例になるＢｉ−Ｃｍｌ０８Ｌこつさ一部の７１
造方法を併記して説明づる。
（１）まず、１ Ｑ 〜１Ｑ ａｔｏｍ Ｃｍ ３の不
純物濃度を有する低濃度ｐ型シリｍｌン基板′１０１の
表面に、拡ｎ′！マスク用絶縁膜として例えば熱醇化膜
を形成した後、該熱酸化膜をパターンニングづることに
より、ｎ＋型埋込領域〕２定部」二に開孔部を有する熱
酸化膜パターン１０２を形成りる。
純物濃度を有する低濃度ｐ型シリｍｌン基板′１０１の
表面に、拡ｎ′！マスク用絶縁膜として例えば熱醇化膜
を形成した後、該熱酸化膜をパターンニングづることに
より、ｎ＋型埋込領域〕２定部」二に開孔部を有する熱
酸化膜パターン１０２を形成りる。
次いで、この熱酸化膜パターンＩ （、） ２ Ｇマス
クとしてｓｂあるいはＡＳ等の［）型不純物をｊバ択的
（、二熱拡散し、二種類のｎ十型埋込領戚１（’）３，
１０３′を形成する。通常、この熱拡１ｊＱ工程１よｒ
ｉＩｉ化１１化量１雰囲気下れるため、ｎ＋ ！Ｘ７埋
込領域１０３ 。
クとしてｓｂあるいはＡＳ等の［）型不純物をｊバ択的
（、二熱拡散し、二種類のｎ十型埋込領戚１（’）３，
１０３′を形成する。通常、この熱拡１ｊＱ工程１よｒ
ｉＩｉ化１１化量１雰囲気下れるため、ｎ＋ ！Ｘ７埋
込領域１０３ 。
１０３−の表面はこの工程の間に成長した熱０グ化膜１
０４で覆われる（第３図（Ａ）図示ン。
０４で覆われる（第３図（Ａ）図示ン。
（Ｉ［）次に、熱酸化膜パターン１０２に再度パターン
ニングを施してｐ生型埋込領域予定部上に開孔部を有す
る熱酸化膜パターン１０２−とづる。
ニングを施してｐ生型埋込領域予定部上に開孔部を有す
る熱酸化膜パターン１０２−とづる。
続い（、二つの熱酸化膜１０４．１０２−をマスクとし
Ｃボロン等のｎ型不純物を選択的に拡散づることにより
、二（１類のｐ十型埋込領域１０５゜′１０５−を形成
゛りる（第３図（Δ）図示）。
Ｃボロン等のｎ型不純物を選択的に拡散づることにより
、二（１類のｐ十型埋込領域１０５゜′１０５−を形成
゛りる（第３図（Δ）図示）。
この際の不ＨＪ ＩＩＩＪ拡敞の方法としては、図示の
ように、例えばボ１」ンを含むシリカガラス膜（通称１
３３ Ｇ膜）１０Ｇからの熱拡散あるいはボロンの′ｔ
：ｍ ３ ｆ’ｉ！ ｌ−Ｂの１） ！ｌＳ２埋込領域
１０５，１０５−を形成りる。
ように、例えばボ１」ンを含むシリカガラス膜（通称１
３３ Ｇ膜）１０Ｇからの熱拡散あるいはボロンの′ｔ
：ｍ ３ ｆ’ｉ！ ｌ−Ｂの１） ！ｌＳ２埋込領域
１０５，１０５−を形成りる。
（１）次に、シリコン基板１０１十の酸化膜１０１１．
１０２−どＢ Ｓ Ｇ Ｂ’Ａ １０６を総て除去し、
１）Ｉ）°（ｌビタキシ〜・ルシリー」ン層１０７を成
長さけど）（第３図（Ｃ）図示）。
１０２−どＢ Ｓ Ｇ Ｂ’Ａ １０６を総て除去し、
１）Ｉ）°（ｌビタキシ〜・ルシリー」ン層１０７を成
長さけど）（第３図（Ｃ）図示）。
このどきのｎ ｑ’、Ｉ １ビタ４−シトルシリコン層
１０７（よ、厚さ１〜５μ［１１，比抵抗１〜５Ω・ｃ
ｍＰｉ！度どりる。ｊｌＥ Ｌ、この条件（ま一応の目
安であり、種々の条件により適宜変更覆べさしのである
。また、このエピタキシセル成長の際、人々の高温度埋
込領域１０３．１０３−１１０５．１０５−からＬピタ
キシャル層１０７中へ不純物が拡ｔｉｋされ（来る。
１０７（よ、厚さ１〜５μ［１１，比抵抗１〜５Ω・ｃ
ｍＰｉ！度どりる。ｊｌＥ Ｌ、この条件（ま一応の目
安であり、種々の条件により適宜変更覆べさしのである
。また、このエピタキシセル成長の際、人々の高温度埋
込領域１０３．１０３−１１０５．１０５−からＬピタ
キシャル層１０７中へ不純物が拡ｔｉｋされ（来る。
なお、ｎ−１型埋込領域１０３］−にはバー１（カルｎ
ｐ ｎ ｌ−ランジスタが形成され、別の１′）Ｉ型
埋込領域り０３′上にはｐＭＯ３に［丁が、１）→型埋
込領域１０５”上にはｎ〜ｌｏ、５ｒＦｌが夫々形成さ
れること頃なる。
ｐ ｎ ｌ−ランジスタが形成され、別の１′）Ｉ型
埋込領域り０３′上にはｐＭＯ３に［丁が、１）→型埋
込領域１０５”上にはｎ〜ｌｏ、５ｒＦｌが夫々形成さ
れること頃なる。
（ＩＶ ）次に、例えば次のような方法によりｎ ｆｖ
ｌＯ８ＦＥＴ用のＰ−ウェル領Ｉｆｉ、を形成りる。叩
ら、■ビタキシャルシリコン層１０７の表面に、ｌｌφ
〃約１０００ オ＞ ’ｊ ７． Ｉ−ａ −ム（７）
、！！ ｆ＋Ｆ化ｎ’）、 １０８ 全形成した後、
該酸化膜を綴衝膜としくボ［１ンをイＡン）１人するこ
とにより拡１；（源を形成りる。イＡン注入の条件は加
速電圧１５０ｋ（！Ｖ、１・−ス小１〜５Ｘ１０１２／
ｃｍとづるのが望：Ｌしい。続いて、１１００〜１２０
０℃の高温にの拡ｊｌ、源を熱拡散することによりＰ−
ウェル１０９を形成りる（第Ｓ図（Ｄ）図示）。
ｌＯ８ＦＥＴ用のＰ−ウェル領Ｉｆｉ、を形成りる。叩
ら、■ビタキシャルシリコン層１０７の表面に、ｌｌφ
〃約１０００ オ＞ ’ｊ ７． Ｉ−ａ −ム（７）
、！！ ｆ＋Ｆ化ｎ’）、 １０８ 全形成した後、
該酸化膜を綴衝膜としくボ［１ンをイＡン）１人するこ
とにより拡１；（源を形成りる。イＡン注入の条件は加
速電圧１５０ｋ（！Ｖ、１・−ス小１〜５Ｘ１０１２／
ｃｍとづるのが望：Ｌしい。続いて、１１００〜１２０
０℃の高温にの拡ｊｌ、源を熱拡散することによりＰ−
ウェル１０９を形成りる（第Ｓ図（Ｄ）図示）。
（〜′）次に１選択的にボロンの高濃度拡散を行なうご
とにより、バイポーラ型トランジスタ部分を他の素子か
ら電気的に分離するために必要な、ｌ）Ｉ壁埋込領域１
０５．’１０５−に達するｐ＋型分き（１領域１１０．
’＋１０”を形成づる。また、選ｉｒＩ！的にリンの高
濃度拡散を行なうことにＪ−リ、ｎ＋型Ｊ！Ｊ！込領域
１０３に達づるｎ＋型のコレクタ電極取出し領域１１１
を形成覆る（第３図（［）図示）なＪｊ、この実施例で
は、ｐ十型分η１領域の一部分１１０′がＰ−ウェル１
０９の電位取り出し領域を並ねている。また、図では省
略しであるが、［）°晋−型埋込領域１０３−に達する
電位取り出し用０月１千型埋込領域も、コレクタ電極取
り出し領域１１１ど同時に形成づる。
とにより、バイポーラ型トランジスタ部分を他の素子か
ら電気的に分離するために必要な、ｌ）Ｉ壁埋込領域１
０５．’１０５−に達するｐ＋型分き（１領域１１０．
’＋１０”を形成づる。また、選ｉｒＩ！的にリンの高
濃度拡散を行なうことにＪ−リ、ｎ＋型Ｊ！Ｊ！込領域
１０３に達づるｎ＋型のコレクタ電極取出し領域１１１
を形成覆る（第３図（［）図示）なＪｊ、この実施例で
は、ｐ十型分η１領域の一部分１１０′がＰ−ウェル１
０９の電位取り出し領域を並ねている。また、図では省
略しであるが、［）°晋−型埋込領域１０３−に達する
電位取り出し用０月１千型埋込領域も、コレクタ電極取
り出し領域１１１ど同時に形成づる。
（Ｘ・１ ）次に、１ピタキシャルシリコン層１０７の
表面に熱酸化１１Ｑ ＋ １２と、例えばＣＶＤ−シリ
ｌン窒１ヒＦ？ １１３のような非酸化性膜を順次積層
した後、この積層膜をパターンニングηることによりｌ
）ＭＯＳＦＥＴの素子領域１足部上を買うＵ１層膜パタ
ーン１１４、ｎ ｆｖｌ ０ Ｓ ｌ二１三１の素１′
−領域予定部上を覆う積層膜パター・ン′１１５、（１
３よひ［）ｐｎバイポーラトランジスタの素「領域ｌ室
部−１−をＮつｖｊｉＦＰＪｍｔ＜ターン１１６． １
１ （３−ｆＡｌ１５成する。続いて、必要に応じＣ１
＼・１０３０ノイールド領域どなる部分に反転防止のた
めの１トンネルカッ１〜領域１′＋７．１１８を形成り
る（第３図（Ｆ）図示）。
表面に熱酸化１１Ｑ ＋ １２と、例えばＣＶＤ−シリ
ｌン窒１ヒＦ？ １１３のような非酸化性膜を順次積層
した後、この積層膜をパターンニングηることによりｌ
）ＭＯＳＦＥＴの素子領域１足部上を買うＵ１層膜パタ
ーン１１４、ｎ ｆｖｌ ０ Ｓ ｌ二１三１の素１′
−領域予定部上を覆う積層膜パター・ン′１１５、（１
３よひ［）ｐｎバイポーラトランジスタの素「領域ｌ室
部−１−をＮつｖｊｉＦＰＪｍｔ＜ターン１１６． １
１ （３−ｆＡｌ１５成する。続いて、必要に応じＣ１
＼・１０３０ノイールド領域どなる部分に反転防止のた
めの１トンネルカッ１〜領域１′＋７．１１８を形成り
る（第３図（Ｆ）図示）。
この場合、ｌ）ＭＯ８ＦＥ−１一部分のヂトンネルカッ
１〜領域１１７は積層膜パターン′１１４をマスクとし
て燐等のｎ型不純物をイオン注入りることにより形成し
、またｎ Ｍ ＯＳ Ｆ Ｕｉ ’１部分のブローンネ
ルカット領域１１８は積層膜パターン１１５をマスクと
してボロン等のｐを不純物をイＡン汗人りることにより
形成覆る。この−（Ａシフ１人）ま交勾に１１ナイ、
７ｉ（７）ＭＯ３Ｆ［Ｅ−１部分（７） 、１’ −Ａ
ンｉＪ人を行なうときには他方のＭ ＯＳ Ｆ １７
１部５ｊ Ｊｊ Ｊ、（ｙ ｎｐｎバイポーラ１〜ラン
ジスク部力を、例え（、ＬレシスＩ〜パターン等でマス
クし−（１ｊイ１つ。
１〜領域１１７は積層膜パターン′１１４をマスクとし
て燐等のｎ型不純物をイオン注入りることにより形成し
、またｎ Ｍ ＯＳ Ｆ Ｕｉ ’１部分のブローンネ
ルカット領域１１８は積層膜パターン１１５をマスクと
してボロン等のｐを不純物をイＡン汗人りることにより
形成覆る。この−（Ａシフ１人）ま交勾に１１ナイ、
７ｉ（７）ＭＯ３Ｆ［Ｅ−１部分（７） 、１’ −Ａ
ンｉＪ人を行なうときには他方のＭ ＯＳ Ｆ １７
１部５ｊ Ｊｊ Ｊ、（ｙ ｎｐｎバイポーラ１〜ラン
ジスク部力を、例え（、ＬレシスＩ〜パターン等でマス
クし−（１ｊイ１つ。
（■））次に、積層膜パターン１１４，１１５゜１１６
，１１６−のシリコン酸化膜１１３を耐酸化１生マスク
としてエピタキシｐ）し層１０７表面のｊパ択酸化を行
ない、夫々０．７〜゛１．０μｒｎ程度の膜厚を有づる
素子分離用のフィール１〜ｎ！ｆ化膜１１９ど、ｎ ｐ
１１１〜ランジスタ用素子領域内の分前酸化膜１１９
−を形成する（第３図（Ｇ）図示）。
，１１６−のシリコン酸化膜１１３を耐酸化１生マスク
としてエピタキシｐ）し層１０７表面のｊパ択酸化を行
ない、夫々０．７〜゛１．０μｒｎ程度の膜厚を有づる
素子分離用のフィール１〜ｎ！ｆ化膜１１９ど、ｎ ｐ
１１１〜ランジスタ用素子領域内の分前酸化膜１１９
−を形成する（第３図（Ｇ）図示）。
なｉＪ５、選択酸化は９００〜１０００℃の低温で行な
うのか望ましく、その際に雰囲気の気１１を上０゛れ＋
、ｔＢ化時Ｉａｌを’ｉｎ ｌ−４１ることができる。
うのか望ましく、その際に雰囲気の気１１を上０゛れ＋
、ｔＢ化時Ｉａｌを’ｉｎ ｌ−４１ることができる。
また、エピ全４−シヤル層１０７が比較的薄い場合には
、第４図に示！Ｊにうに、ｐ十型高淵度分前領域１１０
．１１０′を形成しなくともフィール１” ｎ！ｉ化膜
１１９あよひ分離酸化膜１１９′による誘電体分前か可
能である。更に、エピタキシトル層１０７が厚い場合で
も、フィールド酸化を行なう前にシリコン卓板１０１の
フィールド部分を選択的にエツチングし、然る後に熱酸
化を流しＩＣＣ１０冑ｊ′イソプラナー１７Ｉｉ造（埋
め込みフィールド酸化膜（８造）とする事により、フィ
ールド酸化膜等による同様の誘電体分離が可能となる。
、第４図に示！Ｊにうに、ｐ十型高淵度分前領域１１０
．１１０′を形成しなくともフィール１” ｎ！ｉ化膜
１１９あよひ分離酸化膜１１９′による誘電体分前か可
能である。更に、エピタキシトル層１０７が厚い場合で
も、フィールド酸化を行なう前にシリコン卓板１０１の
フィールド部分を選択的にエツチングし、然る後に熱酸
化を流しＩＣＣ１０冑ｊ′イソプラナー１７Ｉｉ造（埋
め込みフィールド酸化膜（８造）とする事により、フィ
ールド酸化膜等による同様の誘電体分離が可能となる。
このｊ′でソブラナー構造によれば半導体層表面の平坦
化が図られ、メタル配線の段切れ問題を防止りるＪＨＣ
ｆｉ利に作用する。また、上記の様な誘電体５）剛侶造
の場合には、高濃度埋込領域１０３−、’１０５−かフ
ィールド酸化股下に接して（ｒ−（Ｉｊｌる事になる為
、反転防止用のチャンネルカツトｊＪ４１ｉｉ３ｉ ’
Ｉ １７ 。
化が図られ、メタル配線の段切れ問題を防止りるＪＨＣ
ｆｉ利に作用する。また、上記の様な誘電体５）剛侶造
の場合には、高濃度埋込領域１０３−、’１０５−かフ
ィールド酸化股下に接して（ｒ−（Ｉｊｌる事になる為
、反転防止用のチャンネルカツトｊＪ４１ｉｉ３ｉ ’
Ｉ １７ 。
１１８を不要にする事がでさるという効５（２が（ｒ、
１られる。
１られる。
（■）次に、積層膜パターン１１４． １ ’ｌ ！、
＞。
＞。
１１６を全面除去した後、露出されｌご各累ｊ′領域表
面を熱酸化することにより、ＣＭ ＯＳのグーｌ−百１
化膜となる熱醇化膜１２０を形成りる。杭いζ、パーテ
ィカルｎｐｎｌ〜ランジスクの１） 型’ｔｌ ＰＩへ
一ス領域１２１を形成し、更に、必要に応じ（（）ＭＯ
ＳＦＥＴおよびｎＭＯ３［ｌＥｉの索ｊ” Ｆ’Ａ Ｉ
ｊｌに閾値電圧を制御するためのイオン注入１２２，１
２３を行なう（第３図（ト１）図示）。
面を熱酸化することにより、ＣＭ ＯＳのグーｌ−百１
化膜となる熱醇化膜１２０を形成りる。杭いζ、パーテ
ィカルｎｐｎｌ〜ランジスクの１） 型’ｔｌ ＰＩへ
一ス領域１２１を形成し、更に、必要に応じ（（）ＭＯ
ＳＦＥＴおよびｎＭＯ３［ｌＥｉの索ｊ” Ｆ’Ａ Ｉ
ｊｌに閾値電圧を制御するためのイオン注入１２２，１
２３を行なう（第３図（ト１）図示）。
なお、活性ベース領域１２１の形成は、フ−（−ルド酸
化１１！ｉｌ １１９および分部酸化膜１１９−をフロ
ラキンクマスクとし、小ロンをイオノン」二人して拡散
源を導入した後、１０００℃程度の熱処理を施して拡散
することにより自己整合で形成覆ることができる。この
ときのイオン注入条件を、例えば１ヘースｆｆ１５〜５
．５ｘ’ｌＯ／ｃｒ１．加速電圧４０ｋｅＶとすれば、
活性ヘース領１或１２０のシー１〜抵抗を１にΩ／上」
どづることができる。一方、ＣＭ ＯＳの間賄電圧を制
御するためのイオン注入１２２．１２３は、ｐ Ｍ Ｏ
Ｓ Ｆ Ｌ ’ｒおＪ：びｎ Ｍ ＯＳ「Ｆ−「の何れ
についてもｐ型不純物または［１型不糺物の一方を用い
Ｃ１ｊなう場合もあり、また各ＭＯ３ＩＩＩ一部分１ｉ
＞に夫々ｎ型またはｎ型の不純物・と深さ方向にコン１
−１］−ルして使いかりる場合もＣ（うる。
化１１！ｉｌ １１９および分部酸化膜１１９−をフロ
ラキンクマスクとし、小ロンをイオノン」二人して拡散
源を導入した後、１０００℃程度の熱処理を施して拡散
することにより自己整合で形成覆ることができる。この
ときのイオン注入条件を、例えば１ヘースｆｆ１５〜５
．５ｘ’ｌＯ／ｃｒ１．加速電圧４０ｋｅＶとすれば、
活性ヘース領１或１２０のシー１〜抵抗を１にΩ／上」
どづることができる。一方、ＣＭ ＯＳの間賄電圧を制
御するためのイオン注入１２２．１２３は、ｐ Ｍ Ｏ
Ｓ Ｆ Ｌ ’ｒおＪ：びｎ Ｍ ＯＳ「Ｆ−「の何れ
についてもｐ型不純物または［１型不糺物の一方を用い
Ｃ１ｊなう場合もあり、また各ＭＯ３ＩＩＩ一部分１ｉ
＞に夫々ｎ型またはｎ型の不純物・と深さ方向にコン１
−１］−ルして使いかりる場合もＣ（うる。
く１ス） ｉ７邑ご、第３図（１）に示づよう１こ、バ
ーｊｒノノルｎ ｌ） Ｉｊｌ・ランジスタの素子領域
にＪ３いてｉｉ！ｉ ｆＪへ７領１４１２１ 上ヲＭ
ウ熱酸化１ａ １２０ ニ１−ミッタ拡敞窓を開口した
後、ＣＶＤ法により不キ屯１勿がドープされＣいない厚
さ約２５００〜４０００大程度の多結晶シリコン層１２
４を全面に堆積さぜる。
ーｊｒノノルｎ ｌ） Ｉｊｌ・ランジスタの素子領域
にＪ３いてｉｉ！ｉ ｆＪへ７領１４１２１ 上ヲＭ
ウ熱酸化１ａ １２０ ニ１−ミッタ拡敞窓を開口した
後、ＣＶＤ法により不キ屯１勿がドープされＣいない厚
さ約２５００〜４０００大程度の多結晶シリコン層１２
４を全面に堆積さぜる。
続いて、該多結晶シリコン層１２４に１）型不純物を設
定された濃度でドープづることにより、１）１型子結晶
シリコン層とする。該（１１型化されｌこ多結晶シリコ
ン層１２４は、ＣＭ ＯＳのゲート電極およびｎｐｎバ
イポーラ１〜ランシスタのエミッタ電極を形成するため
に用いられるるのである。
定された濃度でドープづることにより、１）１型子結晶
シリコン層とする。該（１１型化されｌこ多結晶シリコ
ン層１２４は、ＣＭ ＯＳのゲート電極およびｎｐｎバ
イポーラ１〜ランシスタのエミッタ電極を形成するため
に用いられるるのである。
この場合、ｎ＋型化された多結晶シリコン層１２４の不
純物′ａ度は、Ｃｆｖｌ ＯＳ Ｏ） ／７’ ｈ ｍ
ｌｉ トｒ＋ １）ｎｌ−ランジスタのエミッタ領域ど
Ｃ異ならＩ！ ／ｊ方が良い。′例えば、０ＭＯ８のゲ
ート領域に、１ｊｔＪるシー１〜抵抗は４０Ω／口以下
、ｎ ｌ） ｎ ｌ〜ラシシスタのエミッタ領域におり
るシート抵抗（ま２００Ω、／日程度どするのがディバ
イスの製造上Ｊ３Ｊ、び１シ１性上望ましい。これを実
現りる為には、多結晶シリコン層１２４にドープされる
不純１カとしく、［１ｐ ｒｌバイポーラ１〜ランジス
タの］−ミッタ領域に対しては砒素を、０ＭＯ８のグー
１−領域に対しくは燐あるいは燐および砒素の両者を用
いるのか良い。
純物′ａ度は、Ｃｆｖｌ ＯＳ Ｏ） ／７’ ｈ ｍ
ｌｉ トｒ＋ １）ｎｌ−ランジスタのエミッタ領域ど
Ｃ異ならＩ！ ／ｊ方が良い。′例えば、０ＭＯ８のゲ
ート領域に、１ｊｔＪるシー１〜抵抗は４０Ω／口以下
、ｎ ｌ） ｎ ｌ〜ラシシスタのエミッタ領域におり
るシート抵抗（ま２００Ω、／日程度どするのがディバ
イスの製造上Ｊ３Ｊ、び１シ１性上望ましい。これを実
現りる為には、多結晶シリコン層１２４にドープされる
不純１カとしく、［１ｐ ｒｌバイポーラ１〜ランジス
タの］−ミッタ領域に対しては砒素を、０ＭＯ８のグー
１−領域に対しくは燐あるいは燐および砒素の両者を用
いるのか良い。
ぞして、この様な不純物ドープは、例えば次のようにし
Ｃ（うなうことかできる。
Ｃ（うなうことかできる。
即ち、先−リ′不紬吻１−−プされていない多結晶シリ
Ｙ１ン層１２１１上の全面を覆って、膜厚約５０００人
のＣＶＤ−８；０２膜をｊＩＬｆ肖した後、これをパタ
ーン二ンクづることにより、第３図（１）に示したよう
にｎ ｌ） ｎバイポーラ１−ランジスタ領域のみを覆
うＣＶ［つ ＳｉＯ２膜パターン１２５を形成４る。続
い（、燐を含む炉管内にＪｌい−Ｃ１９００〜１０００
’Ｃの高温で多結晶シリコン層１２４にｊｌｌを高濃度
に１〜−ブする。このどきの燐濃度どし−（（Ｊｌ、Ｉ
Ｘ １０２１ａｔ０１１１ 、／／ＪＩ＋３程麻が望
ましい１１次に、残・）（いるＣＶＤ−３： ０２膜パ
ターン１２５を除去し、全面に砒素をイオン注入りる。
Ｙ１ン層１２１１上の全面を覆って、膜厚約５０００人
のＣＶＤ−８；０２膜をｊＩＬｆ肖した後、これをパタ
ーン二ンクづることにより、第３図（１）に示したよう
にｎ ｌ） ｎバイポーラ１−ランジスタ領域のみを覆
うＣＶ［つ ＳｉＯ２膜パターン１２５を形成４る。続
い（、燐を含む炉管内にＪｌい−Ｃ１９００〜１０００
’Ｃの高温で多結晶シリコン層１２４にｊｌｌを高濃度
に１〜−ブする。このどきの燐濃度どし−（（Ｊｌ、Ｉ
Ｘ １０２１ａｔ０１１１ 、／／ＪＩ＋３程麻が望
ましい１１次に、残・）（いるＣＶＤ−３： ０２膜パ
ターン１２５を除去し、全面に砒素をイオン注入りる。
続い（、ＣＶ Ｄ法にＪ、って多結晶シリ−１ン層１２
・′１の全表面をＪ！３度ＳｉＯ２膜あるいは５ｉ０２
膜とシリコン窒化膜どの積層膜〈図示ｔ！す゛）で覆い
、（Ａン注入された砒素を９００〜９５０℃の温度Ｃ熱
拡散づることにより、均一に不純物１−一ブされＩこ１
）“Ｉ型の多結晶シリコン層どりる。
・′１の全表面をＪ！３度ＳｉＯ２膜あるいは５ｉ０２
膜とシリコン窒化膜どの積層膜〈図示ｔ！す゛）で覆い
、（Ａン注入された砒素を９００〜９５０℃の温度Ｃ熱
拡散づることにより、均一に不純物１−一ブされＩこ１
）“Ｉ型の多結晶シリコン層どりる。
ナＪ５、前記ＩＬＦＦ’７）−ｒ 、ｔンｉｆ人ヲ５”
−１０Ｘ １０”／ ｃｒｄのドース聞で行なえば、ハ
（ｉｊ：−ラ１−ランジスタのエミッタ電ｔΦとなる部
分にｊ３１Ｊる不種物調度を３×１０” ａｔｏｍ ／
′ｃ１＋＋３程度に設定りることができる。
−１０Ｘ １０”／ ｃｒｄのドース聞で行なえば、ハ
（ｉｊ：−ラ１−ランジスタのエミッタ電ｔΦとなる部
分にｊ３１Ｊる不種物調度を３×１０” ａｔｏｍ ／
′ｃ１＋＋３程度に設定りることができる。
（Ｘ）次に、砒素の熱拡散時に用いた前記図示しない５
ｉＯ２Ｉｌ！または３ｉ０２ Ｂ’Ａまたは５ｉＯ２１
１Ｓｌとシリコン窒化膜どの積層膜をパターンニング覆
ることにより、Ｃ［〜＝Ｉ ＯＳのゲート電（すλ予定
部上を覆う絶縁膜パターン＋２６．１２７、およびｎ
ｌ） ＋１バイポーラ１−ラシシスタのＪミッタ電（車
予定部上を覆う絶縁膜パターン１２８を形成づる。続い
−Ｃ１これら絶縁膜パターン１２Ｇ、１２７．１２８を
マスクとづる選択上ツ１ンクにＪ、す、ｎ 型化された
多結晶シリニ１ンＩＭ Ｉ ２ ／ｌをパターンニング
し、Ｄ Ｍ ＯＳ Ｆ ｌ三Ｉのグーｌ−７１，１！う
）１２９、ｎ〜ｌ０８ＦＥＴのグー１−電極１３０．ｎ
ｐｎバイポーラｉ〜ランジスタの一■−ミッタ電＋Ｉ
！ １３１等の多結晶シリコン配線層を形成りる。更に
、絶縁膜パターン１２６．１２８をンスクにしくボＩＪ
ンの選択的ドープを行ない、１）〜１０ＳＦ［ｌのソー
ス、１〜レイン１３３．１３３”およびｎ ｐ ｎ ｌ
・ランシスタのｐ１型外部ヘース領域１３４を形成りる
（第３図（Ｊ）図示）。
ｉＯ２Ｉｌ！または３ｉ０２ Ｂ’Ａまたは５ｉＯ２１
１Ｓｌとシリコン窒化膜どの積層膜をパターンニング覆
ることにより、Ｃ［〜＝Ｉ ＯＳのゲート電（すλ予定
部上を覆う絶縁膜パターン＋２６．１２７、およびｎ
ｌ） ＋１バイポーラ１−ラシシスタのＪミッタ電（車
予定部上を覆う絶縁膜パターン１２８を形成づる。続い
−Ｃ１これら絶縁膜パターン１２Ｇ、１２７．１２８を
マスクとづる選択上ツ１ンクにＪ、す、ｎ 型化された
多結晶シリニ１ンＩＭ Ｉ ２ ／ｌをパターンニング
し、Ｄ Ｍ ＯＳ Ｆ ｌ三Ｉのグーｌ−７１，１！う
）１２９、ｎ〜ｌ０８ＦＥＴのグー１−電極１３０．ｎ
ｐｎバイポーラｉ〜ランジスタの一■−ミッタ電＋Ｉ
！ １３１等の多結晶シリコン配線層を形成りる。更に
、絶縁膜パターン１２６．１２８をンスクにしくボＩＪ
ンの選択的ドープを行ない、１）〜１０ＳＦ［ｌのソー
ス、１〜レイン１３３．１３３”およびｎ ｐ ｎ ｌ
・ランシスタのｐ１型外部ヘース領域１３４を形成りる
（第３図（Ｊ）図示）。
（ＸＩ）次に、絶縁ＩＩシバターン１２６，１２７゜１
２８を除去し、多結晶シリコン配線層１２９゜１３０．
１３１・・・の表面に熱酸化膜１３２を成長さける。こ
の熱処理によってエミッタ電極１３１から活性ヘース領
域１２１内に砒素が１・−プされ、ｎＩ−型エミッタ領
ＩＯ，１３６が形成される。続いて、！、Ｉｌ：素の選
択的ドープを行なうことににす、０ＭＯ３［’ Ｉ−王
にＪ３１）るｌ］十型のソース、トレーｒン領域１、’
３５．１３５〜およびｎ ｌ） ｌ−１ｌ−ランジスタ
ｒ’ｌ 十！〜゛１ルクタ−」ンククト領域１３７どを
形成りる（ ：＋’！ ３図（１〈）図示）。
２８を除去し、多結晶シリコン配線層１２９゜１３０．
１３１・・・の表面に熱酸化膜１３２を成長さける。こ
の熱処理によってエミッタ電極１３１から活性ヘース領
域１２１内に砒素が１・−プされ、ｎＩ−型エミッタ領
ＩＯ，１３６が形成される。続いて、！、Ｉｌ：素の選
択的ドープを行なうことににす、０ＭＯ３［’ Ｉ−王
にＪ３１）るｌ］十型のソース、トレーｒン領域１、’
３５．１３５〜およびｎ ｌ） ｌ−１ｌ−ランジスタ
ｒ’ｌ 十！〜゛１ルクタ−」ンククト領域１３７どを
形成りる（ ：＋’！ ３図（１〈）図示）。
なＪｌ、小ロンの選択的１へ−ブについては、ｎＭＯ８
１１三丁部分Ｊ、ｉ Ｊ：ひｎ ｐ ｎ ｌ〜ランジス
タのコレクタ取出し領域十をレジメ１〜等Ｃ゛マスクし
、ボロンをイＡンン１人（１−３ｘ １０”／ｃｍ３
） ？ＩることにＪ、す（１なう。その際、ノイールド
酸化膜１１５］、グー１〜電？１１２９ 、分離０※化
膜１１９−、エミッタ電極１３１がブロッキングマスク
と４１０、小ロンは自己整合で所定領域に選択的にドー
プされる。
１１三丁部分Ｊ、ｉ Ｊ：ひｎ ｐ ｎ ｌ〜ランジス
タのコレクタ取出し領域十をレジメ１〜等Ｃ゛マスクし
、ボロンをイＡンン１人（１−３ｘ １０”／ｃｍ３
） ？ＩることにＪ、す（１なう。その際、ノイールド
酸化膜１１５］、グー１〜電？１１２９ 、分離０※化
膜１１９−、エミッタ電極１３１がブロッキングマスク
と４１０、小ロンは自己整合で所定領域に選択的にドー
プされる。
また、砒素の選択的１−−ブについてし、ｌ−） ｔｖ
ｌ ０８ＦＥＴ部分およびｎｐｎｌ・ラレシスタの活性
へ一ス領域上をレジスト等でマスクし、砒素をイオン注
入（１〜３ Ｘ １０Ｘｃｍ３ ） ’Ｊることにより
行なう。この場合にも、フィールドらｆｆ Ｉｔ膜１１
９、グー１〜電（Φ１３０、分離酸化膜１１９′がブロ
ッキングマスクどなり、砒素は自己整合−Ｃ所定の領域
に選択的にドープされる。
ｌ ０８ＦＥＴ部分およびｎｐｎｌ・ラレシスタの活性
へ一ス領域上をレジスト等でマスクし、砒素をイオン注
入（１〜３ Ｘ １０Ｘｃｍ３ ） ’Ｊることにより
行なう。この場合にも、フィールドらｆｆ Ｉｔ膜１１
９、グー１〜電（Φ１３０、分離酸化膜１１９′がブロ
ッキングマスクどなり、砒素は自己整合−Ｃ所定の領域
に選択的にドープされる。
上記砒素のイオン注入の後、９（つ０−・１０００℃の
高温にてアニールを行なうことにＪ、す、１す１期のｎ
十型不純物領域１３５． ’ｌ ３ り−、１３／が形
成される。
高温にてアニールを行なうことにＪ、す、１す１期のｎ
十型不純物領域１３５． ’ｌ ３ り−、１３／が形
成される。
（ＸＩ）次に、ＣＶＤ法によ０填添加３ｉＱ２（ＰＳＧ
） 、ボロン添加ＳｉＯ２（ＢＳＧ）等からなるパッシ
ベーション膜１３８を全面にＩｆｌ伯した後、選択エツ
チングにより、Ｃへ＝＋ （、） Ｓおにひ［１ｐｎｔ
〜ランシスタのアルミニラ１１電弥を形成りる部分に二
」ンククト１ｌＮ−ルを開孔づる（第３図（＋−）図示
）。
） 、ボロン添加ＳｉＯ２（ＢＳＧ）等からなるパッシ
ベーション膜１３８を全面にＩｆｌ伯した後、選択エツ
チングにより、Ｃへ＝＋ （、） Ｓおにひ［１ｐｎｔ
〜ランシスタのアルミニラ１１電弥を形成りる部分に二
」ンククト１ｌＮ−ルを開孔づる（第３図（＋−）図示
）。
（Ｘｌｌｌ）最後に、配線金属膜の蒸着おにびパターン
ーンクを（１なつＣ金属配線１３９を形成づれば、第３
図（［ν１）に示づＪζうに０ＭＯ３どバーディＪ」ル
型ｎ ｐ １１ハーイポーラトランジスクとが共存した
半導体装冒が完成する。
ーンクを（１なつＣ金属配線１３９を形成づれば、第３
図（［ν１）に示づＪζうに０ＭＯ３どバーディＪ」ル
型ｎ ｐ １１ハーイポーラトランジスクとが共存した
半導体装冒が完成する。
なａ３、既述の様に１ビタキシｔ・ル層１０７が比較的
薄い場合、■子分離法どしては］）１形高淵度ｌｊ Ａ
ｌｌ 領域１’ＩＯ，１１０−を形成りる代わりに、第
３図（Ｇ ）に示したＩＩに於いＣ１第４図の如くツイ
ールドロ９化膜′１１９を高１農度埋込領域′１０３．
１０３−．１０５．１０５″に達りる深さよ（形成する
串にＪ、つ（誘Ｔｉ陣分部Ｊることも出来る。フィール
ドΩ］化する前にシリコン基板１０１庖選択エツヂンク
シ、熱酸化した所謂アイソプラノ−構造（埋込ツイール
１〜酸化１５１構造）とづる事にＪ、す、より深いＬビ
タ：１−シトル層１０７を誘電体／ｌ） ｌ１ｉｌｌす
ることもｉｉＪ Ｏ’Ｑどなる。この様な誘電体分前の
１９合、反転防止用チトンネルカッ１〜領域は、高濃度
埋込領域１０３′や１０５−か−ツイール）〜酸化膜下
に存在づる事になる為、小心ＩＶとなる効果がある。
薄い場合、■子分離法どしては］）１形高淵度ｌｊ Ａ
ｌｌ 領域１’ＩＯ，１１０−を形成りる代わりに、第
３図（Ｇ ）に示したＩＩに於いＣ１第４図の如くツイ
ールドロ９化膜′１１９を高１農度埋込領域′１０３．
１０３−．１０５．１０５″に達りる深さよ（形成する
串にＪ、つ（誘Ｔｉ陣分部Ｊることも出来る。フィール
ドΩ］化する前にシリコン基板１０１庖選択エツヂンク
シ、熱酸化した所謂アイソプラノ−構造（埋込ツイール
１〜酸化１５１構造）とづる事にＪ、す、より深いＬビ
タ：１−シトル層１０７を誘電体／ｌ） ｌ１ｉｌｌす
ることもｉｉＪ Ｏ’Ｑどなる。この様な誘電体分前の
１９合、反転防止用チトンネルカッ１〜領域は、高濃度
埋込領域１０３′や１０５−か−ツイール）〜酸化膜下
に存在づる事になる為、小心ＩＶとなる効果がある。
上記の俤にして製造された第３図（〜１）の１３１−０
ＭＯ８は、第２図につい乙説明しにホ腎明の１寺取的な
構造を具備しており、ラノ＝ｆノ７ツーノ現象は次に述
べるように略完全に防ｊ］δれる３゜先ずｐＭＯ３ＦＥ
Ｔ部５）（ご石１．レノるど、１）１型のソース、ドレ
イン領域１３３． ’＋ ３：３ ’を−Ｌミッタ、１
］型工ピタキシヤル層および１）１型埋込領域１０３′
をベース、ｐ型基板１０１を二Ｊレクタとづる寄生ｐｎ
Ｉ） ｌ−ランジスタは、一般的に電流増幅率（ｈ＋
ｒｕ ）の大きいバーｒｒ 、（カル型の１）口１）１
−ランジスタを形成するのが通出であるか、１９合には
ベースに高濃度のｎ−ｈ型理連鎖１或１０３′が存在す
るため、１１ｐｇは十分に１よりも小さい。むしろ、ｐ
’ｈ型のソース、１−レイン領域１３３．１３３′を
エミッタ、ｎ型」ニビタキシ１７ル層をベース、Ｐ−ウ
ェル１０９およびρｌＷ！埋込領域１０５′をコレクタ
とするラテラル型の奇生ｐ ｎ Ｄ ｌ−ランンスタの
ｌｌ＋＋ｐＨの方が大きくなり、支配的になる。しかし
、このラテラル型の奇生ｐ ｒ＋ ｌ） ｌ−ランシス
タの場合も、１〕”１型拡１１に層１３３，１３３−の
拡ｔｉｋ長が浅り、シかもチャンネルカット用の燐のイ
オン注入層１１７の存在によりベースの不純ｉｍ ｉＲ
度か高められているから、その１１ Ｆ Ｔ＜は容易に
１以下に押え込むことが出来る。他方、ｎ Ｍ ＯＳ１
〕［Ｔ部分に着目してみると、この場合にはソース、１
〜レイン１３５．１３５−をエミッタ、Ｐ−ウＩ−ル１
０９をｌ＼−スとし、ｐＭＯ８ＦＥＴ部分の１）型１ピ
クキシトル層およびｎＦ型型埋領領域１０３′］レクク
どりるラテラル型の奇生ｎ ｐ ｎ１〜ランジスタが存
在リ−る。しかし、この寄生ｎｐ０１〜ランシスタにつ
いても上述したのと同じ理由から、その１）Ｆ）−を容
易に１以下に押え込むことが出来る。従って、ラッチア
ップ現象が５１生りる上−Ｃ゛の必要条件、即ち、０〜
１０８部分にお（）る寄生バーｆポーラトランジスタの
電流増幅串（＾〉１という条１′１か渦！こされないこ
と１こなり、クツ１−アップ現象（ま（ｊ効かつすＪ末
的に防止されることになる。
ＭＯ８は、第２図につい乙説明しにホ腎明の１寺取的な
構造を具備しており、ラノ＝ｆノ７ツーノ現象は次に述
べるように略完全に防ｊ］δれる３゜先ずｐＭＯ３ＦＥ
Ｔ部５）（ご石１．レノるど、１）１型のソース、ドレ
イン領域１３３． ’＋ ３：３ ’を−Ｌミッタ、１
］型工ピタキシヤル層および１）１型埋込領域１０３′
をベース、ｐ型基板１０１を二Ｊレクタとづる寄生ｐｎ
Ｉ） ｌ−ランジスタは、一般的に電流増幅率（ｈ＋
ｒｕ ）の大きいバーｒｒ 、（カル型の１）口１）１
−ランジスタを形成するのが通出であるか、１９合には
ベースに高濃度のｎ−ｈ型理連鎖１或１０３′が存在す
るため、１１ｐｇは十分に１よりも小さい。むしろ、ｐ
’ｈ型のソース、１−レイン領域１３３．１３３′を
エミッタ、ｎ型」ニビタキシ１７ル層をベース、Ｐ−ウ
ェル１０９およびρｌＷ！埋込領域１０５′をコレクタ
とするラテラル型の奇生ｐ ｎ Ｄ ｌ−ランンスタの
ｌｌ＋＋ｐＨの方が大きくなり、支配的になる。しかし
、このラテラル型の奇生ｐ ｒ＋ ｌ） ｌ−ランシス
タの場合も、１〕”１型拡１１に層１３３，１３３−の
拡ｔｉｋ長が浅り、シかもチャンネルカット用の燐のイ
オン注入層１１７の存在によりベースの不純ｉｍ ｉＲ
度か高められているから、その１１ Ｆ Ｔ＜は容易に
１以下に押え込むことが出来る。他方、ｎ Ｍ ＯＳ１
〕［Ｔ部分に着目してみると、この場合にはソース、１
〜レイン１３５．１３５−をエミッタ、Ｐ−ウＩ−ル１
０９をｌ＼−スとし、ｐＭＯ８ＦＥＴ部分の１）型１ピ
クキシトル層およびｎＦ型型埋領領域１０３′］レクク
どりるラテラル型の奇生ｎ ｐ ｎ１〜ランジスタが存
在リ−る。しかし、この寄生ｎｐ０１〜ランシスタにつ
いても上述したのと同じ理由から、その１）Ｆ）−を容
易に１以下に押え込むことが出来る。従って、ラッチア
ップ現象が５１生りる上−Ｃ゛の必要条件、即ち、０〜
１０８部分にお（）る寄生バーｆポーラトランジスタの
電流増幅串（＾〉１という条１′１か渦！こされないこ
と１こなり、クツ１−アップ現象（ま（ｊ効かつすＪ末
的に防止されることになる。
また、仮にＣＭ ＯＳ部分にお１］る寄て［へ−１′ポ
ーラ１〜ランジスタの電流″増幅重積が１１メ十にな′
）ｌことしても、ｎ＋型型埋領領域１０３お」、ひ１）
ｌへ゛１埋込領域１０５′の寄与にＪ、す、ＣＮ・１
０８部分（はＰ−ウェルおよびｎ型エビター１−ントル
層の奇生抵抗が１〜２街以」−低く押え込まれＣいるか
ら、ラッチアップを直接的に１〜り刀−する電位部子が
・ 抑制されてラッチアップの光生か防］［される。同
様の理由から、ＣＭＯ８部分にＪｊいて「１型Ｉ−ビタ
キシレル層およびＰ−ウェルの電１１７取出し端′Ｊ′
［ζに、夫々高濃度の１］ 拡１１り、ｐ１１７．１１
ｋを形成しくおけば、寄生抵抗を低減してラッチアップ
を防１［りる上で有効である。
ーラ１〜ランジスタの電流″増幅重積が１１メ十にな′
）ｌことしても、ｎ＋型型埋領領域１０３お」、ひ１）
ｌへ゛１埋込領域１０５′の寄与にＪ、す、ＣＮ・１
０８部分（はＰ−ウェルおよびｎ型エビター１−ントル
層の奇生抵抗が１〜２街以」−低く押え込まれＣいるか
ら、ラッチアップを直接的に１〜り刀−する電位部子が
・ 抑制されてラッチアップの光生か防］［される。同
様の理由から、ＣＭＯ８部分にＪｊいて「１型Ｉ−ビタ
キシレル層およびＰ−ウェルの電１１７取出し端′Ｊ′
［ζに、夫々高濃度の１］ 拡１１り、ｐ１１７．１１
ｋを形成しくおけば、寄生抵抗を低減してラッチアップ
を防１［りる上で有効である。
更に、上記製造方法の実施例に示さＩＩる」、うに、ラ
ッチアップの防止に蔦効を秦りるＣＮ・＋ （’） ３
８１１分の高濃度埋込領域１０３，１０５’は、人／／
バイポーラ１〜ランジスタ部分の高ＩＮ ＩＵ理込領域
１０３ 。
ッチアップの防止に蔦効を秦りるＣＮ・＋ （’） ３
８１１分の高濃度埋込領域１０３，１０５’は、人／／
バイポーラ１〜ランジスタ部分の高ＩＮ ＩＵ理込領域
１０３ 。
１０５ど同時に形成づることか出来、（Ｉ″ＬつＣプ目
ヒスの共有を図って効率的にＣ３！ ｃ；ＩｖｌｏＳ’
＝−製ｊ：５−Ｃきるという利点が１９られる。Ｊｌご
、ハイボーラ１ヘランシスタ部ン〕の電気的分離に必要
なｐ（“型分離領域１１０．１１０−の形成に際し、１
）十型埋込領域１０５．１０５−が存在しない場合に比
較しＣ中部間の低（品プ（」レス（（１なうことが出来
、従ってｎ ｐ ｎ ｌ−ランシスタ部分についＣｂ従
来の高ＰＩ−能を全く損うことなく、これをＣｆｖｌ
ＯＳと共存させた３ｉ−０ＭＯ８を製造することができ
る。
ヒスの共有を図って効率的にＣ３！ ｃ；ＩｖｌｏＳ’
＝−製ｊ：５−Ｃきるという利点が１９られる。Ｊｌご
、ハイボーラ１ヘランシスタ部ン〕の電気的分離に必要
なｐ（“型分離領域１１０．１１０−の形成に際し、１
）十型埋込領域１０５．１０５−が存在しない場合に比
較しＣ中部間の低（品プ（」レス（（１なうことが出来
、従ってｎ ｐ ｎ ｌ−ランシスタ部分についＣｂ従
来の高ＰＩ−能を全く損うことなく、これをＣｆｖｌ
ＯＳと共存させた３ｉ−０ＭＯ８を製造することができ
る。
以上詳述したように、本発明ににれ（，１バイボーン１
〜ランジスタどＣＮ・ＩＯ３どを同一の半導体基板に几
ｒＦさせるど共に、Ｃｆｖｌ ＯＳ部分を含むことによ
るラッヂアップ現象の光生を完全に防出できる’ｔ’
ｊ、’；ｌ （４，集消回２δ易首をＩｉｌ ｌハてき
、Ｊ、たバｆポーラトランジスタＪ′３よびＣＮ、Ｉ
ＯＳの何れの素子についＣｂ高性能を絹持しつつ、プロ
セスを共イラして効率的に前記半導ｆＡ集積回路装冒を
？８１造−Ｃさる等、顕％ｉな効果が胃られるｂの（’
ｄうる。
〜ランジスタどＣＮ・ＩＯ３どを同一の半導体基板に几
ｒＦさせるど共に、Ｃｆｖｌ ＯＳ部分を含むことによ
るラッヂアップ現象の光生を完全に防出できる’ｔ’
ｊ、’；ｌ （４，集消回２δ易首をＩｉｌ ｌハてき
、Ｊ、たバｆポーラトランジスタＪ′３よびＣＮ、Ｉ
ＯＳの何れの素子についＣｂ高性能を絹持しつつ、プロ
セスを共イラして効率的に前記半導ｆＡ集積回路装冒を
？８１造−Ｃさる等、顕％ｉな効果が胃られるｂの（’
ｄうる。
第１図は従来のＢｉ−０ＭＯ８を承り断面図、第２図は
本発明によるＢ ｒ −０ＭＯ３の構成の一例を概念的
に示す断面図、第３図（Δ） −（１〜１）は本発明の
一実施例になル１３ ！ −Ｃヘ４０ Ｓ Ｆ７） Ｍ
ｉｂ工程を順を追−）て示−９断面図、第１１図は本庁
明（、二Ｊ３ける素子分離の他の例を承り１９１面図で
（１する１゜１０１・・・ｐ型シリコン基（反、１（＋
３．’１０３＝−ｎ十型埋込領域、１０５ 、 １０
、’＋ −−ｇＩＪＪ’、、’ｕｌ込領域、１０７・・
・ｎ望エビクＡ−シｔ・ルジリー１ン層、′１０９・・
・「）−ウェル、１１０，１１０′・・・１）Ｉ′１″
［分離領域、１１１・・・「１゛１型二ルクタＩＩｙ、
出し・領１丁へ：、１１７．１１８・・・チャンネルカ
ツト用イＡン１１人層、１１９・・・フィール１へ酸化
膜、’Ｉ １９−・・・分Ｒ１酸化膜、１２０・・・熱
ｎり化膜（ゲート０）化１１！Ｇ ） 、 １２１ ・
・・ ン古 １生 ｌ＼ −ス 順 域 、１２２，１
２３ ・・・ １１・ シ・ネル−（Ａンｉｉ人層、１
２４−・・多ｉ’ｉ！ｉ晶シリ１ン層、１２９．１３０
・・・ゲート電（〜、１３１・−１ミツク電極、１３３
，１３５・・・ソース領域、＋ ３３− 。 ’Ｉ ３５−・・・１〜レイン領域、ｉ ３ ／Ｉ・・
・２１部ヘベー１【Ｉ域、１３６・・・〕ニミッタ領Ｊ
ｆｉ、１０７・・−二Ｉレクタ１ンタク１〜領域、１３
８・・・バッジｌ＼−シ三１ン膜、１３９・・・金属電
極。
本発明によるＢ ｒ −０ＭＯ３の構成の一例を概念的
に示す断面図、第３図（Δ） −（１〜１）は本発明の
一実施例になル１３ ！ −Ｃヘ４０ Ｓ Ｆ７） Ｍ
ｉｂ工程を順を追−）て示−９断面図、第１１図は本庁
明（、二Ｊ３ける素子分離の他の例を承り１９１面図で
（１する１゜１０１・・・ｐ型シリコン基（反、１（＋
３．’１０３＝−ｎ十型埋込領域、１０５ 、 １０
、’＋ −−ｇＩＪＪ’、、’ｕｌ込領域、１０７・・
・ｎ望エビクＡ−シｔ・ルジリー１ン層、′１０９・・
・「）−ウェル、１１０，１１０′・・・１）Ｉ′１″
［分離領域、１１１・・・「１゛１型二ルクタＩＩｙ、
出し・領１丁へ：、１１７．１１８・・・チャンネルカ
ツト用イＡン１１人層、１１９・・・フィール１へ酸化
膜、’Ｉ １９−・・・分Ｒ１酸化膜、１２０・・・熱
ｎり化膜（ゲート０）化１１！Ｇ ） 、 １２１ ・
・・ ン古 １生 ｌ＼ −ス 順 域 、１２２，１
２３ ・・・ １１・ シ・ネル−（Ａンｉｉ人層、１
２４−・・多ｉ’ｉ！ｉ晶シリ１ン層、１２９．１３０
・・・ゲート電（〜、１３１・−１ミツク電極、１３３
，１３５・・・ソース領域、＋ ３３− 。 ’Ｉ ３５−・・・１〜レイン領域、ｉ ３ ／Ｉ・・
・２１部ヘベー１【Ｉ域、１３６・・・〕ニミッタ領Ｊ
ｆｉ、１０７・・−二Ｉレクタ１ンタク１〜領域、１３
８・・・バッジｌ＼−シ三１ン膜、１３９・・・金属電
極。
Claims (1)
- 【特許請求の範囲】 （１）第１脣７１ｊ型の半導体基板と、該単導体基板上
を留っ−Ｃ設けられた第２導電型の半導体層と、該半力
ｆ本層と前記半導体基板との境界におい−Ｃ選ＩＲ的に
設けられた第２導電型の高８１度埋込領域および該高濃
度埋込領域の外側を取り囲／Ｖで設けられた第１導電型
の高濃度埋込領域と、該第１導電型の高濃度埋込領域に
ｊヱして前記半導体層の表面から選択的に設（）られだ
電気的分離領域と、該電気四分副領域で囲まれた第２導
電型領域内にこの領Ｉ！ｙ、４＝ルクタＷＥ Ｉｉどし
Ｃ形成されたバイポーラ！・〉ンシスタと、前記電気的
分離領域の外側においＣｎす記半府イ本層の仝ｊワのに
亙って選択的に設【ノら口だ第１導電型のつニル領域と
、該つ］−ル領域ど前記半導体基板どのｊｇλ弄に設（
プられた第１導電Ｔ、ｌの高；農度埋込着Ｖ１域と、ｎ
ａ記つ１−ル領域の外側（二おいＣ前記゛ト心１本塁仮
と前記半導体層どの境界に選択的に設けられた第２導電
型を４１−ツる別の高濃度埋込領域と、該高８度埋込領
域上の前記第２導電型半導体層および前記第１導電ｚ７
のつ」ニル領域の何れかに夫々形成された［）ヂ）・ン
ネルＮ、１０ Ｓ型１〜ランジスタＡ３ Ｊ：びｎチト
ンーｌル〜Ｉ ＯＳ 型１〜ランジスタで構成される相
補型〜ＩＯ８＋・ランジスタとを具備したことを特徴と
する半ｊ９ ｆＡ集偵回路装置。 （２）前記電気約分１ｉ１１１領域が第１導電型の高濃
度不純物領域から成ることを１ｈ１牧とづる特許請求の
範囲第１項記載の半導体集積回路８ｉ＠。 （３）前記電気的分離領域が誘電体層から成ることを特
徴とする特許請求の範囲第１項記載の゛１′−導体集積
回路装置。 （４）前記ウェル領域下に設（Ｊられた第１聯宙型の高
濃度埋込領域の一部が、前記電気的’ｔｊ ｔ’ｌｌｌ
領域下に設けられた第２導電型の高濃度埋込領域の一部
を兼ねていることを特許りと！する１Ｊｊ訂請求の範囲
第１、第２項またＩＪ第３ ＪＪ’ｊ記載の１（導ｊ本
ｆｆ、ｌ梢回路装置。 （５〕ン第１導電型を有する半導体基板の表層に二種類
の第２ｊり電型高濃度埋込領域を選択的に形成りるど共
に、該第２導電型＾淵度埋込領域の一方を取り囲む第１
導電型高澗度埋込領域Ｊ３よびその外側にこれどは別の
第１導電型高濶度埋込領域４′１１０記半導体早（ルの
表層に形成η−る■稈ど、これら高訳１度埋込領域を形
成した前記第１導電型を有・）る下ｔ’Ｆ休阜体」−に
第２導電型半導体層をエビタ１シトル成長さｌる工（♀
と、該第２導電型半導体層の表面から選択的に第１導電
型不純物を拡散することにより、前記別の第１導電型高
謂度埋込領域に）ヱする第１４ｆｆＳ型ウエル領域を形
成する工程と、前記第２導電型半導体層の表面から選択
的に第しク電型不ｆ−１ｉ勘を高温度拡散するか、８）
るいは１）す記第２導電型半導体層を選択的に酸化づる
ことにＪ、す、前εｊ ｉｔ ２導電型半導体層の表面
から前記／Ｊの第２尋電型高譜度埋込領域を取り囲んで
形成された第１導市型高譜度埋込領域に達づる電気的づ
）前領域を形成（する工程と、該電気的分離領域に囲ｉ
ｔ ｌ’した第２ ｉ、９電へ゛！領領域は該領域を」
レクタ領域とするバイポーラ型ｉ〜ランジスタを形成づ
るど共に、前記別の第２導電型高１１ｉ′１度押込領域
」二の第２導電型半導体層および前記第゛１導電型つ］
−ル領域には夫々相補型Ｍ ＯＳ ｌ〜ランシスタを構
成づるｐチャンネルＭＯ８型１ヘランシスタまた（よ−
）チャンネルＭＯ３型１−ランジスタのｌ１ｉＪれかを
形成りる工程とを具偏したことを特徴どりる半導（本集
積回路装置の製造方法。 （６）前記第２導電型半導体層をエピターＡニジＩフル
成長さける際に、前記第１ｊ＃？ｉ型の高温度埋込領域
おＪ：び第２導電型の高ｉｆ１度埋込領域からの不純物
の上方への拡散長が略等しくなゝるＪ、うにした！； ことを特徴とする特許請求の範囲第−１項記載の半導体
集積回路装置の！ｌｉ造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175363A JPS6066852A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置およびその製造方法 |
| US06/847,150 US4637125A (en) | 1983-09-22 | 1986-04-03 | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| US06/925,266 US4694562A (en) | 1983-09-22 | 1986-10-31 | Method for manufacturing a semiconductor integrated device including bipolar and CMOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175363A JPS6066852A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066852A true JPS6066852A (ja) | 1985-04-17 |
| JPH0554266B2 JPH0554266B2 (ja) | 1993-08-12 |
Family
ID=15994771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175363A Granted JPS6066852A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| JPS59189667A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-09-22 JP JP58175363A patent/JPS6066852A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| JPS59189667A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en) * | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554266B2 (ja) | 1993-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5065208A (en) | Integrated bipolar and CMOS transistor with titanium nitride interconnections | |
| JPH0226063A (ja) | トレンチ・トランジスタ構造体及びその製造方法 | |
| JP3186421B2 (ja) | 半導体装置の製造方法 | |
| US7648869B2 (en) | Method of fabricating semiconductor structures for latch-up suppression | |
| US7741190B2 (en) | Method of selective oxygen implantation to dielectrically isolate semiconductor devices using no extra masks | |
| JPS6072255A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6066852A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04348065A (ja) | 半導体装置およびその製造方法 | |
| JPH11330383A (ja) | 半導体装置 | |
| JPS5932163A (ja) | Ｃｍｏｓ集積回路 | |
| JP2001060634A (ja) | 半導体装置およびその製造方法 | |
| KR930008022B1 (ko) | 반도체장치 | |
| JPH1055976A (ja) | 種々の埋められた領域を有する半導体装置の製造方法 | |
| JPH11274501A (ja) | 半導体装置 | |
| JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
| JPS62181458A (ja) | 相補型ｍｏｓトランジスタ及びその製造方法 | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| JP2545987B2 (ja) | 高耐圧ｍｏｓ型半導体装置 | |
| KR100259586B1 (ko) | 반도체장치 제조방법 | |
| JP3309529B2 (ja) | 半導体装置の製造方法 | |
| JPH05198754A (ja) | 半導体装置の製造方法 | |
| KR100273132B1 (ko) | 역방향웰구조를갖는전력집적회로소자의제조방법 | |
| JPS60120552A (ja) | バイポ−ラｃｍｉｓデバイスならびにその製造方法 | |
| JPH02260653A (ja) | 半導体集積回路の製造方法 | |
| JPS57173965A (en) | Semiconductor device |