JPH0439942A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 高速スイッチング、高周波応答能力を向上させた半導体
装置及びその製造方法に関し、ショートチャネル効果を
抑え、またゲート耐圧の劣化を防止しつつ、寄生抵抗を
十分低下させた高速スイッチング、高周波応答能力の優
れた半導体装置及びその製造方法を提供することを目的
とし、 化合物半導体基板と、前記化合物半導体基板上に形成さ
れたチャネル層と、前記チャネル層の膜厚以下の膜厚で
前記チャネル層より高濃度、低抵抗で前記チャネル層の
両側に接して形成された低抵抗層と、前記チャネル層両
側に設けられた前記低抵抗層に各々接続して形成された
ソース電極及びドレイン電極と、前記チャネル層の上部
に形成されたゲート電極とを有するように構成する。

［産業上の利用分野］ 本発明は、高速スイッチング、高周波応答能力を向上さ
せた半導体装置及びその製造方法に関する。

［従来の技術］ 近年、電子移動度の高いＧａＡｓ等の化合物半導体を用
いたトランジスタであるＭＥＳＦＥＴ、ＨＢＭＴ、ＤＭ
Ｔ　（Ｄｏｐｅｄ−ｃｈａｎｎｅ　ＩＭｉｓ−１ｉｋｅ
　　ＦＥＴ）の高速スイッチング、高周波応答能力の向
上の要求が強い。これらのＦＥＴは、５１Ｍ０３ＦＥＴ
に比べ特性が優れているが、さらに性能を向上させるに
は、寄生成分による素子特性の劣化を防ぐことが重要で
ある。

第７図（ａ）に従来のＧａＡｓＭＥＳＦＥＴを示す。半
絶縁性ＧａＡｓ蟇板１上板１上−Ｇ　ａ　Ａ　ｓ層２が
形成され、ｎ−ＧａＡｓ層２上にソース電［！３、ゲー
トｔ［ｉ＋４及びドレイン電極５が形成されている０図
中Ｒｓは、ソース、ゲート間に存在する寄生抵抗成分で
ある。

高周波、高速スイッチング性能の指数となる相互コンダ
クタンスｇ、は、ソース、ゲート間に存在する寄生抵抗
成分Ｒｓによって強く影響を受ける。

相互コンダクタンスｇ１は、 ｇ、　＝　ａ　Ｉ　、ｔ、／　ａｖ、、Ｉ　■、、＝　
一定ｇ　−＋／　（１＋　ｇ−ｔ・Ｒｓ）・・・（１）
で表される。ここで、Ｉ　４ｍはドレイン電流、■、。

はゲート電圧、■６．はトレイン電圧、ｇｌは真性相互
コンダクタンスである。

（１）式より、相互コンダクタンスｇ、は、ゲート電圧
の変化に対するトレイン電流の変化を表しており、ｇ、
の値が大きいほど素子の高速高周波応答性に優れる。こ
のとき寄生抵抗成分Ｒｓが無視できない程度の大きさで
あると、相互コンダクタンスｇ１の値は本来素子の真正
領域が持つｇｌに比べ小さくなる。相互コンダクタンス
ｇ、の低下はゲートの制御能力の低下を意味する。従っ
て、素子の高速高周波応答性等を向上させるには、寄生
抵抗成分Ｒｓをできるだけ低減する必要がある。

寄生抵抗成分Ｒｓを低減する手段として、以下に示す技
術が既に提案されている。

第７図（ｂ）及び（Ｃ）に寄生抵抗成分Ｒｓを低減させ
た従来のＧａＡｓＭＥＳＦＥＴを示す。

同図（ｂ）に示すＧａＡｓＭＥＳＦＥＴは、セルファラ
イン・イオン注入プロセスにより高濃度のｎ”−ＧａＡ
ｓ層６をソース電極３及びドレイン電極５下層がらゲー
トを極４の両端に隣接する部分にまで形成したものであ
る。

ソース電［ｉ３及びドレイン電極５下層に低抵抗層であ
るｎ”　−ＧａＡｓ層６を形成することにより、寄生抵
抗を低下させている。

同図（ｃ）に示すＧａＡｓＭＥＳＦＥＴは、予めｎ−Ｇ
ａＡｓ２上にｎ”　−ＧａＡｓ層６を結晶成長もしくは
イオン注入によって形成し、リセスエッチングによりゲ
ート形成部分のｎ”　−ＧａＡｓ層６を除去し、ｎ−Ｇ
ａＡｓ層２上にゲート電［！４を形成し、ｎ”　−Ｇａ
Ａｓ層６上にソース電極３及びドレイン電極５を形成し
た構造である。

この場合も、ソース電極３及びトレイン電極５下層に低
抵抗層であるｎ”　−ＧａＡｓ層６が形成されているこ
とにより、寄生抵抗を低下させることができる。

この構造による寄生抵抗成分Ｒｓの減少は、Ｇａ　Ａ　
ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔに限らず、ＨＥＭＴ等にも
同じ技術が適用可能である。

第８図（ａ＞に従来のＨＥＭＴを示す。

半絶縁性ＧａＡｓ基板１上に能動層である１−ＧａＡｓ
層７を介して電子供給層であるｎ−ＡｊＧａＡｓ層８が
形成されている。ｎ−ＡｊＧａＡＳ層８上部にソース電
極３、ゲート電極４及びドレイン電極５が形成されてい
る。ソース電極３及びドレイン電極５下部にｎ”　−Ａ
Ｊ　ＧａＡｓ層の合金化領域９が形成されている。

能動層である１−ＧａＡｓ層７内の上層ｎＡｊＧａＡｓ
層８界面近傍に２次元電子ガス層１０が形成されている
６図中Ｒｓは、ソース、ゲート間の２次元電子ガス層１
０に主に存在する寄生抵抗成分である。

同図（ｂ）に示すＨＥＭＴは、セルファラインプロセス
を用い、イオン注入によりさらに高濃度のｎ”−ＧａＡ
ｓ層１２及びｎ”−ＡｊＧａＡｓ層１１をソース電［ｉ
＋３及びドレイン電極５下層からゲート電極４の両端に
隣接する部分にまで形成したものである。高濃度の不純
物をイオン注入すれば、イオン注入された部分の抵抗が
２次元電子ガス層１０よりも下がるために寄生抵抗成分
Ｒｓは下がる。

同図（ｃ）に示すＨＢＭＴは、予めｎ−ＡＪＧａ　Ａ　
ｓ　Ｓ上にｎ”　−ＧａＡ、ｓ層６を結晶成長もしくは
イオン注入によって形成し、リセスエッチングにより、
ゲート形成部分のｎ”　−ＧａＡｓ層６を除去した後、
ｎ−ＡｊＧａＡｓＳ上にゲート電極４を形成し、ｎ“−
Ｇ　ａ　Ａ　ｓ層６上にソース電極３及びドレイン電極
５を形成した構造て゛ある。

この場合もソース電極３及びドレイン電極５下層に低抵
抗層のｎ”　　ＧａＡｓ層６がゲート電極４近傍まで形
成されていることにより、寄生抵抗を低下させることが
できる。

一方、高速・高周波性能を向上させる手段として、ゲー
ト長を短縮させることも行われている。

ゲート長の短縮を行うと、ゲート容量が低下するので、
カットオフ周波数を高くすることができ、高速・高周波
特性が向上する。

しかしながら、高速化のためにゲート長を短縮していく
と、電流を遮断するためのゲートに印加すべき電圧が負
方向に増大する。すなわちゲートの閾値電圧ｖｔｈが負
方向にずれ、電流の飽和特性が劣化するという、いわゆ
るショートチャネル効果が発生する。

第９図に第７図（ｂ）に示すＧａＡｓＭＥＳＦＥＴのゲ
ート長に対応したドレイン電流対トレイン電圧の変化を
示すグラフを示す、同図は計算機シミュレーションによ
って得られた結果で、モデルとして基板側の半絶縁性Ｇ
　ａ　Ａ　ｓ層を仮定しない場合を示す（粟野、橋爪ｒ
ＧａＡｓ　　Ｂａ１ｌｉｓｔｉｃ　　ＦＢＴの電気的緒
特性」、ｒ応用物理」、第５３巻、第５号、ＰＰ、４４
５−４５２．１９８４年）。

同図（ａ）はチャネル長Ｌ＝０．１μｍ、同図（ｂ）は
Ｌ＝０．１５μｍ、同図（Ｃ）はＬ＝０゜５μｍ、同図
（ｄ）はＬ＝０．７５μｍの場合のドレイン電流対ドレ
イン電圧特性を示す。

このようなショートチャネル効果は、高集積化を要する
高速トランジスタにおいて、素子の均一製造を困難なも
のとし、また相互コンダクタンスｇ、の低下を生じさせ
る。しがし高速・高周波性能向上のためには、ゲート長
が０．１μｍ程度のゲートを使用する必要性は高い。

第１０図及び第１１図を用いてショートチャネル効果の
原因を説明する。

第１０図は、ＦＥＴ内の電子の空間分布を示す。

同図より、大量の電子が半絶縁性ＧａＡｓ基板１中を流
れる、いわゆる基板電流が生じていることがわかる。

閾値電圧ｖｔｈが変動する一つの理由は、この基板電流
に対してゲートの制御能力が低いためであると考えられ
る。この現象は、ゲート長を短縮することによりチャネ
ルが短縮するほど顕著になり、さらに高濃度ｎ”　　Ｇ
ａＡｓ層６が半絶縁性ＧａＡｓ基板１中に深く食い込ん
でいる程、顯著になる。

第１１図は閾値電圧ｖｔｈが変動するもう一つの理由を
示すためのショートチャネル効果のゲートの縦横比依存
性を示すグラフである。ゲート長を短縮するとチャネル
の縦横比（ゲート長／ｎ層厚＝Ｌｇ／ｄ）が低下する。

チャネルの縦横比が低下すると、ゲートポテンシャルの
２次元的拡がり効果により、電流を遮断するために負方
向に大きなゲート電圧が必要になる。従って高い閾値電
圧ｖｔｈを必要とする。すなわちショートチャネル効果
が増大する。図中Ａはゲート長０．２８μｍのＨＥＭＴ
の場合のチャネル縦横比及び閾値電圧の偏差量の実験結
果を示し、Ｂはゲート長０゜１４μｍのＨＥＭＴの場合
の縦横比及び閾値電圧の偏差量の実験結果を示している
。

［発明が解決しようとする課題］ 第７図（ｂ）、第８図＜ｂ＞に示すイオン注入セルファ
ライン型トランジスタの場合、イオン注入法ではｎ”−
ＧａＡｓ層６を４００〜５００Ａ以下に薄層化して形成
することが難しい、従って第１０図及び第１１図で説明
したように、基板電流の増加とチャネル縦横比の低下が
発生しやすくなり、イオン注入法はショートチャネル効
果を誘発するためゲートの微細化には適さない。

また、第７図（Ｃ）、第８図（Ｃ）のリセスエッチング
構造のトランジスタでは、リセスエッチングによって開
口した部分にゲート電極４を形成する際、ゲート電極４
とｎ”　−ＧａＡｓ層６が接触しないように形成する必
要がある。ゲート電極４とｎ”　−ＧａＡｓ層６が接触
するとゲート耐圧が低下するからである。一方ｎＧａＡ
ｓ層２又は８表面の露出面積は、寄生抵抗成分Ｒｓを増
加させるため、できる限り小さくする必要があるが、露
出面積を小さくかつ接触することなくゲート電極４を形
成することは技術的な困難を伴う。

本発明の目的は、ショートチャネル効果を抑え、またゲ
ート耐圧の劣化を防止しつつ、寄生抵抗を十分低下させ
た高速スイッチング、高周波応答能力の優れた半導体装
置及びその製造方法を提供することにある。

［課題を解決するための手段］ 上記目的は、化合物半導体基板と、前記化合物半導体基
板上に形成されたチャネル層と、前記チャネル層の膜厚
以下の膜厚で前記チャネル層より高濃度、低抵抗で前記
チャネル層の両側に接して形成された低抵抗層と、前記
チャネル層両側に設けられた前記低抵抗層に各々接続し
て形成されたソース電極及びドレイン電極と、前記チャ
ネル層の上部に形成されたゲート電極とを有することを
特徴とする半導体装置によって達成される。

さらに上記目的は、化合物半導体基板上にチャネル層形
成用の化合物半導体層を形成し、前記化合物半導体層の
チャネル層形成領域上部にマスク層を形成し、前記マス
ク層をマスクとして前記化合物半導体層をエツチングし
、前記バッファ層上にチャネル層を形成し、前記チャネ
ル層の膜厚以下の膜厚で前記チャネル層より高濃度、低
抵抗で前記チャネル層の両側に接する低抵抗層を形成し
、前記チャネル層の両側に設けた前記低抵抗層に各々接
続するソース電極及びドレイン電極を形成し、前記チャ
ネル層の上部にゲート電極を形成したことを特徴とする
半導体装置の製造方法によって達成される。

［作用コ 本発明によれば、ショートチャネル効果を抑え、またゲ
ート耐圧の劣化を防止しつつ、寄生抵抗を十分低下させ
た高速スイッチング、高周波応答能力の優れた構造の半
導体装置を製造することができる。

［実施例］ 本発明の第１の実施例による半導体装置を第１図を用い
て説明する。

本実施例の高速・高周波トランジスタは、ＡｊＧ　ａ　
Ａ　ｓ　／　Ｇ　ａ　Ａ　ｓのＨＢＭＴである。

本実施例は、ゲート耐圧と縦横比を従来のらのと同程度
に維持しつつ、寄生抵抗成分Ｒｓを低下させたことに特
徴がある。

半絶縁性ＧａＡｓ基板１上に基板電流を抑えるための１
−ＡｊＧａＡｓ層１４が形層状４．１ＡｊＧａＡｓ層１
４上に能動層である１−ＧａＡｓ層７が形成されている
。能動層である１−ＧａＡｓ層７内には２次元電子ガス
層１０が形成されている。

２次元電子ガス層１０と同−若しくはそれ以下の膜厚（
１００〜２０ＯＡ）で２次元電子ガス層１０の両側に接
して、２次元電子ガス層１０より高濃度のｎ”　−Ｇａ
Ａｓ層１２が形成されている。

ｎ”　−ＧａＡｓ層１２及び１−ＧａＡｓ層７上面に電
子供給層であるｎ−ＡｊＧａＡｓ層８が形成されている
。ｎ”−ＧａＡｓ層１２上部でｎ−Ａｊ　ＧａＡｓ層８
上面にソース電極３及びドレイン電極５が形成されてい
る。

ソース電極３及びドレイン電極５下部にｎ−ＡｊＧａＡ
ｓ層８からｎ”−ＧａＡｓ層１２底面に達する合金化領
域９が形成されている。ゲート電極４は、１−ＧａＡｓ
層７の上部で、ｎ−ＡｊＧａ　Ａ　ｓ層８上に形成され
ている。

ｎ”−ＧａＡｓ層１２は、２次元電子ガス層１０の膜厚
と同程度で２次元電子ガス層１０よりもさらに高濃度で
形成され、２次元電子ガス層１０より低抵抗層である。

従ってｎ”　−ＧａＡｓ層１２を形成したことにより、
２次元電子ガス層１０の領域を狭め、従来ソース電極直
下からゲート電極までの２次元電子ガス層がｎ＋ＧａＡ
ｓ層１２になったことにより、寄生抵抗成分Ｒｓを低減
することができる。さらに、１−ＡＪＧａＡｓ層１４を
形成したことにより基板電流も減少させることができる
。また、ゲート電極４はｎ−ＡｊＧａＡｓ層８上に形成
され、ゲート電極４がｎ＋層と接触することがないので
ゲート耐圧が劣化することもない、チャネルの縦横比Ｌ
　ｇ　／　ｄも従来のものと変わらないので、結果とし
てショートチャネル効果による劣化は防げる。

本発明の第１の実施例による半導体装置の製速方法を第
２図を用いて説明する。

ＭＢＥ法等により半絶縁性Ｇ　ａ　Ａ　ｓ基板１上に基
板電流を抑えるためのｉ　　ＡＪｉＧａＡｓ層１４．２
次元電子ガス層となる１−ＧａＡｓ層７を成長させる。

次に、例えば５ｉＯＮをＣＶＤ法によって蒸着し、パタ
ーンニングしてエツチングにより５ｉＯＮ７スク層１６
を形成する（第２図（ａ））この５ｉＯＮマスク層１６
を用い、ＡｊＧａＡＳには反応しないがＧ　ａ　Ａ　ｓ
には反応するＣＣｌ２Ｆ３とＨｅの混合ガスを用いて１
−ＧａＡｓ層７を１−ＡｊＧａＡｓ層１４から層状４に
エツチングし除去する０次にＡＬＥ（Ａｔｏｍｉｃ　　
Ｌａｙｅｒ　　Ｅｐｉｔａｘｙ）法によってｎ”　−Ｇ
ａＡｓ層１２をｉ　−Ｇ　ａ　Ａ　ｓ層７の側面に接し
て１−ＧａＡｓ層７の膜厚と同じ膜厚（１００〜２００
八以下）まで成長させる（第２図（ｂ））。

ここて：ｎ型不純物としてＳｔ（シリコン）を１゜５Ｘ
１０”ｃｍ−’程度ドープしている。５ｉＯＮマスク層
１６上に成長したＧａＡｓ層１７は、Ｐｏ１ｙ型となる
ので、選択的に除去可能であり、次いで５ＬＯＮマスク
層１６をエツチング除去する（第２図（Ｃ））。

再びＭＢＥ、ＭＯＣＶＤ又はＡＬＥ成長によってｎ−Ａ
ｊ　ＧａＡｓ層８を成長し、ＨＥＭＴ基板が完成する（
第２図（ｄ））。

０＋注入などによる素子間分離層１８の形成後、例えば
Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕを１００／３０００への厚
さで蒸着し、ソース電極３及びドレイン電極５を形成す
る。その後４００℃で１分加熱することにより合金化を
施し、合金化領域９を形成する。

１−ＧａＡｓ層７にアラインメントして、ｎＡｊＧａＡ
ｓ層８上にＡｎを３０００人蒸着レグート電［！４を形
成し、素子が完成する（第２図（ｅ））。

本発明の第２の実施例による半導体装置を第３図を用い
て説明する。

本実施例は、ＤＭＴ型素子構造に適用したものである。

半絶縁性Ｇ　ａ　Ａ　ｓ基板１上に基板電流を抑えるた
めの１−ＡＪＧａＡｓ層１４が形成され、その上に能動
層であるｎ−ＧａＡｓ層１５が形成されている。

ｎ−Ｇ　ａ　Ａ　ｓ層１５と同一もしくはそれ以下の膜
厚でｎ−ＧａＡｓ層１５の両側に接してｎ”　−ＧａＡ
ｓ層１２が形成されている。ｎ”　−ＧａＡｓ層１２の
厚さは、ｎ−ＧａＡｓ層１５の厚さと同等の５００Ａ程
度であり、ｎ＋の濃度は、ＩＸｌ　０　”ｃ　ｍ−’以
上である。

ｎ”−ＧａＡｓ層１２及びｎ−ＧａＡｓ層１５上面に１
−ＡｊＧａＡｓ層１３が形成されている。

ゲート電極から離れた位置にｎ”　−Ａｊ　ＧａＡｓ層
１１が形成されている。ｎ＋−ＧａＡｓ層１２上部でｎ
”　−Ａｊ　ＧａＡｓ層１１上面にソース電極３及びド
レイン電極５が形成されている。ソース電極３及びドレ
イン電極５下部にｎ”　−Ａｊ　ＧａＡｓ層１１からｎ
”　　ＧａＡｓ層１２底面に達する合金化領域９が形成
されている。ゲート電極４は、ｎ−ＧａＡｓ層１５の上
部で、１−ＡＪＧａ　Ａ　８層１３上に形成されている
。

本実施例においても、第１の実施例と同様にゲート耐圧
と縦横比を従来のものと同程度に維持しつつ、寄生抵抗
成分Ｒｓを低下させたことに特徴がある。

本発明の第２の実施例による半導体装置の製造方法を第
４図を用いて説明する。

ＭＢＢ法等により半絶縁性ＧａＡｓ基板１上に基板電流
を抑えるための１−ＡＪＧａＡｓ層１４を形層上４その
上に例えばＳｔをＩＸＩ０１８ｃｍ＝１程度ドープし、
膜厚５００Ａのｎ　−Ｇ　ａ　Ａ　ｓ層１５を成長させ
る０次に、例えば５ｉＯＮマスク層１６をＣＶＤ法によ
って蒸着し、パターニングしてエツチングにより５ｉＯ
Ｎマスク層１６を形成する（第４図（ａ））。

この５ＩＯＮ？スク層１６を用い、ＡｊＧａＡＳには反
応せず、ＧａＡｓには反応するＣＣｌ２Ｆ３とＨｅの混
合ガスによってｎ　−Ｇ　ａ　Ａ　ｓ層１５を１−ＡＪ
ＧａＡｓ層１４から層上４にエツチングして除去する。

次にＡＬＥ　（Ａｔ　ｏｍ　ｉ　ｃＬａｙｅｒ　　Ｅｐ
ｉｔａｘｙ）法によってｎ＋−Ｇ　ａ　Ａ　ｓ層１２を
ｎ−ＧａＡｓ層１５の側面に接してｎ−ＧａＡｓ層１５
の膜厚と同じ膜厚で成長させる（第４図（ｂ））。

ここでｎ型不純物としてＳｉ（シリコン）を１゜５　×
１０　”ｃ　ｍ−’程度ドープしている。５ｉＯＮマス
ク層１６上に成長したＧａＡｓ層１７は、Ｐｏ１ｙ型と
なるので、選択的に除去可能であり、次いで５ｉＯＮマ
スク層をエツチング除去する（第４図（ｃ））。

再びＭＢＢ、ＭＯＣＶＤ又はＡＬＥ成長によって、５０
０Ａ程度の厚さで１−ＡｊＧａＡｓ層１３を形成する。

ｔ−ＡｊＧａＡｓ層１３上に５１ＯＮ層１６をＣＶＤ法
によって蒸着し、パターニングの後エツチングを施し５
ｉＯＮマスク層１６を形成し、このマスクを用いＳＬ（
シリコン）を１．０ＸＩＯ”ｃｍ−’程度イオン注入に
よってドープする。但しこの際５ｉＯＮマスク層１６は
、ｎ−ＧａＡｓ層１５を覆うように形成する０以上の工
程によってＤＭＴ基板が完成する（第４図（ｄ））。

０１注入などによる素子間分離層１８形成後、例えばＡ
　ｕ　Ｇ　ｅ　／　Ａ　ｕを１００／３０００Ａの厚さ
で蒸着し、ソース電極３及びトレイン電極５を形成する
。その後４００℃で１分加熱することにより合金化を施
し、合金化領域９を形成する。

ｉ　　ＧａＡｓ層１５にアラインメントして、１−ＡＪ
　ＧａＡｓ層１３上にＡ１を３００〇八蒸着しゲート電
極４を形成する（第４図（ｅ））。

本発明の第３の実施例による半導体装置を第５図を用い
て説明する。

本実施例は、ＭＥＳＦＥＴ型素子楕遺に適用したもので
ある。

半絶縁性ＧａＡｓ基板１上に基板電流を抑えるための１
−ＡｊＧａＡｓ層１４が形成され、その上に能動層であ
るｎ−ＧａＡｓ層１５が形成されている。

ｎ−ＧａＡｓ層１５と同一もしくはそれ以下の膜厚でｎ
−ＧａＡｓ層１５の両側に接してｎ＋ＧａＡｓ層１２が
形成されている。ｎ”　−ＧａＡｓ層１２の厚さは、ｎ
−ＧａＡｓ層１５の厚さと同等の５００Ａ程度であり、
ｎｌの濃度は、１゜５Ｘ１０”ｃｍ−’以上である。

ｎ”　　ＧａＡｓ層１２上面にソース電極３及びドレイ
ン電極５が形成されている。ソース電極３及びドレイン
電極５下部にｎ”−ＧａＡｓ層１２に達する合金化領域
９が形成されている。ゲート電極４は、ｎ　−Ｇ　ａ　
Ａ　ｓ層１５上に形成されている。

本実施例においても、第１の実施例と同様にゲート耐圧
と縦横比を従来のものと同程度に維持しつつ、寄生抵抗
成分Ｒｓを低下させたことに特徴がある。

本発明の第３の実施例による半導体装置の製造方法を第
６図を用いて説明する。

ＭＢＥ法等により半絶縁性ＧａＡｓ基板１上に基板電流
を抑えるための１−ＡｊＧａＡｓ層１４を形成し、その
上に例えばＳｌをｌＸｌ０”ｃｍづ程度ドープし、膜厚
５０〇へのｎ−ＧａＡｓ層１５を成長させる。次に、例
えば５ｉＯＮマスク層１６をＣＶＤ法によって蒸着し、
パターンニングしてエツチングにより５ｉＯＮマスク層
１６を形成する（第６図（ａ））。

この５ｉＯＮマスク層１６を用い、ＡｊＧａＡＳには反
応しないがＧ　ａ　Ａ　ｓには反応するＣＣｌ２Ｆ３と
Ｈｅの混合ガスによってｎ−ＧａＡｓ層１５を１−Ａｊ
ＧａＡｓ層１４から選択的にエツチングし除去する０次
にＡＬＥ　（Ａｔ　ｏｎ　ｌ　ｃＬａｙｅｒ　　Ｅｐｉ
ｔａｘｙ）法によってｎｌＧａＡｓ層１２をｎ−ＧａＡ
ｓ層１５め側面に接してｎ−ＧａＡｓ層１５の膜厚と同
程度もしくはそれ以下の膜厚で成長させる（第６図（ｂ
））。

ここでｎ型不純物として３１（シリコン）を１゜５Ｘ１
０”ｃｍ−’程度ドープしている。５ｉＯＮマスク層１
６上に成長したＧａＡｓ層１７は、Ｐｏ１ｙ型となるの
で、選択的に除去可能であり、次いで５ｉＯＮマスク層
をエツチング除去する（第６図（ｃ））。

０＋注入などによる素子間分離層１８形成後、例えばＡ
　ｕ　Ｇ　ｅ　／　Ａ　ｕを１００／３０００への厚さ
で蒸着し、ソース電極３及びドレイン電極５を形成する
。その後４００℃で１分加熱することにより合金化を施
し、合金化領域９を形成する。

ｎ−ＧａＡｓ層１５上にＡ、ｇを３０００Ａ蒸着しゲー
ト電極４を形成する（第６図（ｄ））。

［発明の効果］ 以上の通り、本発明によれば、ショートチャネル効果を
抑え、またゲート耐圧の劣化を防止しつつ、寄生抵抗を
十分低下させ、高速スイッチング、高周波応答能力の優
れた半導体装置を製造することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるＨＥＭＴを示す図
、 第２図は本発明の第１の実施例によるＨＥＭＴの製造方
法を示す図、 第３図は本発明の第２の実施例によるＤＭＴを示す図、 第４図は本発明の第２の実施例によるＤＭＴの製造方法
を示す図、 第５図は本発明の第３の実施例によるＭＥＳＦＥＴを示
す図、 第６図は本発明の第３の実施例によるＭＥＳＦＥＴの製
造方法を示す図、 第７図は従来のＧａＡｓＭＥＳＦＥＴを示す図、第８図
は従来のＨＥＭＴを示す図、 第９図はドレイン電流対ドレイン電圧を示す図、第１０
図はショートチャネル効果の原因を示す図、 第１１図はＨＥＭＴのショートチャネル効果のチャネル
縮横比の依存性を示す図 である。 図において、 １・・・半絶縁性ＧａＡｓ基板 ２−・−ｎ　−Ｇ　ａ　Ａ　ｓ層 ３・・・ソース電極 ４・・・ゲート電極 ５・・・トレイン電極 ６−−−ｎ”　−ＧａＡｓ層 ７”１−ＧａＡｓ層 ８−−−ｎ−ＡｊＧａＡｓ層 ９・・・合金化領域 １０・・・２次元電子ガス層 １１・・−ｎ”−ＡｊＧａＡｓ層 １２・・・ｎ”　−ＧａＡｓ層 １３＝・１−ＡｊＧａＡｓ層 １４＝−１−ＡＪＧａＡｓ層 １５・・−ｎ−ＧａＡｓ層 １６・・・５ｉＯＮマスク層 １７・・・ポリ型ＧａＡｓ層 １８・・・素子間分離層

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板と、 前記化合物半導体基板上に形成されたチャネル層と、 前記チャネル層の膜厚以下の膜厚で前記チャネル層より
   高濃度、低抵抗で前記チャネル層の両側に接して形成さ
   れた低抵抗層と、 前記チャネル層両側に設けられた前記低抵抗層に各々接
   続して形成されたソース電極及びドレイン電極と、 前記チャネル層の上部に形成されたゲート電極と を有することを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 前記チャネル層及び前記低抵抗層上に形成された電子供
   給層を有し、 前記チャネル層が２次元電子ガス層を有することを特徴
   とする半導体装置。 ３、化合物半導体基板上にチャネル層形成用の化合物半
   導体層を形成し、 前記化合物半導体層のチャネル層形成領域上部にマスク
   層を形成し、 前記マスク層をマスクとして前記化合物半導体層をエッ
   チングし、前記バッファ層上にチャネル層を形成し、 前記チャネル層の膜厚以下の膜厚で前記チャネル層より
   高濃度、低抵抗で前記チャネル層の両側に接する低抵抗
   層を形成し、 前記チャネル層の両側に設けた前記低抵抗層に各々接続
   するソース電極及びドレイン電極を形成し、 前記チャネル層の上部にゲート電極を形成したこと を特徴とする半導体装置の製造方法。