JPS60689A

JPS60689A - Ｍｏｓ記憶装置

Info

Publication number: JPS60689A
Application number: JP58105825A
Authority: JP
Inventors: Hiroaki Kotani; 博昭小谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-15
Filing date: 1983-06-15
Publication date: 1985-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、ＭＯＳ（ｉ屈絶電員物半導体）記１ｑ装置
に関するもので、例えば、アドレス信号の変化タイミン
グを検出して、検出出力にもとずい′ζ、その内部動作
のタイミング制御を行う内部同期式のＭＯ３記憶装置に
有効な技術に関するものである。

〔背景技術〕

本願発明者等においては、アドレス信号の変化タイミン
グを検出して、検出出力にもとすいて、その内部動作の
タイミング；ＩＩ＋制御を行う内部同期式のＭＯ３Ｏ３
記憶装置にＩ７Ｊ発した。このよ・）な内部同期式のＭ
Ｏ３記憶装置においては、アドレス信号の変化タイミン
グ（エツジ）を検出し“Ｃ全の動作タイミングが規定さ
れる。特に、−Ｆ記エツジを検出して、この検出出力に
より内部回路のプリチャージを行うものでは、このプリ
チャージ時間だけアクセスタイムが遅くなってしまうと
いう欠点が生じる。

〔発明の目的〕

この発明の目的は、高速動作化を図った内部同期式のＭ
Ｏ３記憶装置を提供することにある。

この発明の前記ならびにその伯の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルの読み出しが終了した時点で、直
ちにメモリアレイのワード線及びデータ線の選択動作を
終了させるとともに、次の動作サイクルのためのプリチ
ャージを行うことによって、高速動作化を達成するもの
である。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
なＩＩｖａの半導体基板上において形成され、例えば、
端子ＤＯ〜Ｄ７．ＡＯ〜八１４゜当な外部電源装置から
給電が行われる。

回路記号Ｍ−ＡＲＹで示され′Ｃいるのは、メモリアレ
イであり、記憶用キャパシタとアドレス選択用ＭＯ３Ｆ
ＥＴで構成された１ＭＯ３型メモリセルがマトリックス
状に配置されて構成されている。この実施例では、特に
制限されないが１．に記メモリセルは一対の平行に配置
された相補データ線り、Ｄのいずれか一方に、その入出
力ノードが結合されたいわゆる２交点方式で配置される
。

回路記号Ｐｃｔで示されているのは、データ梓プリチャ
ージ回路であり、プリチャージパルスφｐｃｒを受＆Ｊ
て、相補データ線り、１〕を短緒して、それぞれのデー
タ線り、　ＤをＶｃｃ／２にプリチャージするＭＯＳＦ
ＥＴにより構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、ｍ源電圧ＶＣＣと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。

タイミングパルスφｐａは、上記パワースイッチＭＯ３
ＦＥＴを制御するためのものである。パワースイッチＭ
Ｏ３ＦＥＴは、プリチャージ直前にオフにされ、相補デ
ータ線り、　Ｄがフローティング状態でＶｃ（、Ｖｓｓ
レベルを保持する。そして、上記プリチャージＭＯ３Ｆ
ＥＴのオンにより上記相補データ線り、Ｄがプリチャー
ジされる。

回路記号Ｃ−Ｓ　Ｗで示されているのは、カラムスイッ
チであり、カラム選択信号に従って、選択された相補デ
ータ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＨで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ−Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス選択用ａυ〜ａ８．
ａυ〜ａ　１１　ｋＭ３１ｕ　’Ｔる＊７．＆８ｓ以後
の説明及び図面では、−列の内部相補アｌルス信号、例
えばａＱ、丁０を内部相補アドレス信−呼１０と表ずこ
とにする。したかっ−Ｃ１」二足内部相補アドレス信号
ａＯ〜ａＱ、ａＱ〜＾８は、内部相補アドレス信号ｌＯ
〜１８と表ず。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス選択用ａ　９〜
ａ　１４．　ａ　９〜ａ　１４を形成する。なお、上記
した内部相補ア警ルス信号の表し方に従って、図面及び
以下の説明では、」二足内部相補アドレス信号ａ９〜ａ
１４．ａ９〜〒１４を内部相補アドレス信号１９〜１」
４と表す。

回路記号Ｒ−Ｄ　ＣＲで示されているのは、１１ウアド
レスデコーダであり、後述するマルヂブレクザＭ　Ｐ　
Ｘを介した内部相補アドレス信号上０−エ８を受けて、
Ｍ−ＡＲＹのワード線選択信号を形成する。このソード
ｉｆ　３Ｈ沢（ｒｔ号は、ワードｌｌｉ！選択タイミン
グ信号φＸに同期して、Ｍ−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号！９〜主１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチＣ−５Ｗに伝えられる
。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃｄを受けて共通相補データ線を短
絡する上記ブリデータ回路ＰＣＩと同様なＭＯＳ　Ｆ　
ＥＴにより溝底されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路措成とされる。タ
イミングパルスφｍａは、そのパワースイッチＭＯ３Ｆ
ＥＴを制御するためのものである。

回路記号ＤＯＢで示されているのは、データ出カバ・２
フプであり、読み出しタイミング信号φＯｐにより、メ
インアンプＭＡからの読み出しデータを外部端子ＤＯ−
Ｄ７にそれぞれ送出する。なお、書込み時には、そのロ
ウレベルによってこのデータ出カバソファＤＯＢは、不
動作状態（出カバ・ｆインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ人カバソフ
ァであり、丘込みタイミング出力φｉｎにより、外部端
子Ｄ　Ｏ〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、統の出し時には、そのロウレベルによ
りこのデータ人カバッフプＤＩＢは不動作状態にされる
。

上記各種タイミングパルス号は、次の各回路ブロックに
より形成される。

回Ｖ５記号ＲＥＧで示されているのは、特に制限されな
いが、アドレス信号ａＯ〜Ａ８（又は丁（）〜丁８）を
受けて、その立ち上がり又は立ち王がりのエツジを検出
するエツジトリガ回路である。

回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信ｙｉ＋ａ９〜ａ１４　（又はｉ９〜Ｔ１
４）を受けて、その立ち」二かり又は立ちＦがりのエツ
ジを検出するエツジトリガ回路であり、Ｊ１記エツジト
リガ回路ＲＥＧは、特に１ｆｆｌｌ　ＩＷされないが、
アドレス信号ａＯ〜ａ８と、その遅延信号とをそれぞれ
受ける排他的論理和回路と、これらの排他的論理和回路
の出力信号を受ける論理和回路とによって溝底される。

すなわち、アドレス信号とそのアドレス信号の遅延信号
とを受ける排他的回路が各アドレス信号に対して設けら
れている。この場合９個の排他的論理和回路が設けられ
ており、この９個の排他的論理和回路の出力信号が論理
和回路に入力されている。このエツジトリガ回路ＲＥＧ
は、アドレス信号ａＯ〜ａ８のうちいずれかが変化する
と、その変化タイミングに同期したエツジ検出パルスφ
！・を形成する。

上記エツジトリガ回路ＣＥＧは、上記エツジトリガ回路
ＲＥＧと同様な溝底にされている。すなわち、アドレス
信号ａ９〜ａ１４と、その遅延信号とをそれぞれ受ける
排他的論理和回路と、これらの排他的論理和回路の出力
信号を受ける論理和回路とによって溝底されている。こ
のエツジトリガ回路ＣＥＧは、上記エツジトリガ回路Ｒ
ＥＧと同様に、アドレス信号ａ９〜ａ１４のうちいずれ
かが変化したとき、その変化タイミングに同期したエツ
ジ検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミング発生回路は、エツジ検出
パルスφｒ、φＣｏ）伯、り１部端子から供給されるラ
イトイネーブル信号ＷＴ■。

チップ選択信号Ｃ３を受りて、−り記一連の夕・イミン
グパルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自１１１リフ［・７９５１回）’３１７
Ｐ、Ｆからの制御１６号φｒｅｆに従って、−に記アＩ
ルスバソファＲ−Ａ　Ｄ　Ｂで形成された内部相ＩＭチ
ア１−レス信路ＲＥＦで形成された内部相補アドレス信号−、１０〜
土８とを選択的に」１記デコーダＲ　−　Ｄ　Ｃ　Ｒに
伝える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生［ｉｌＪ　Ｆ’８である。

回路記号１１ＥＦで示されているのは、自動リフレンシ
ュ回路であり、フレッシュアドレスカウンタ、タイマー
等を含んでおり、外部哨子からのリフレッシュ信号ＲＥ
ＳＨをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ３がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦば、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のりフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−ＤＣＲに伝えて一本のワード線Ｍ択によるリフレッ
シユ動作（オートリフレッシュ）を行う。また、リフレ
ッシュ信号ＲＥ　Ｓ　Ｈをロウレベルにしつづけるとタ
イマーが作動して、一定時間毎にリフレッシュアドレス
カウンタが歩進させられて、この間連続的なりフレッシ
ュ動作（セルフリフレッシュ）を行う。

第２図には、上記第１図における主要な回路の具体的一
実施例の回路図が示されている。以下の説明において、
特に説明しない場合、ＭＯＳＦＥＴはｎチャンネル型の
ＭＯＳＦＥＴである。

メモリアレイＭ−ΔＲＹは、その一対の行が代表として
示され′Ｃおり、−刻の平行に配置された相補デーク線
り、Ｄに、スイッチＭ　ＯＳ　Ｆ　Ｆ、　１’　Ｑｌ５
ないしＱ、１８とＭＯ３容情Ｌｒ構成された複数のメモ
リセルのそれぞれの入出力ノードが同図に示すように所
定の規則性をもって配分されて結合されている。

プリチャージ回路Ｐｃｔは、代表として示されたＭＯ３
ＦＥう’Ｉ”Ｑｌ４のように、相補データ線１）。

■）間に設置ＪられたスイッチＭＯ３ＦＥ’ｒＱ１４に
より構成される。

センスアンプＳＡは、代表として示されたｐチャンネル
Ｍ　ＯＳ　Ｆ　ＥＴＱ　７　、　Ｑ　９と、Ｔ１チャン
ネルＭ　ＯＳ　Ｆ　Ｅ　’Ｉ’　Ｑ　６　、　Ｑ　Ｂと
からなる０ＭＯ８（相補型ＭＯ３）ラッチ回路で構成さ
れ、その〜り１の入出力ノードが−ｔＺ記相禎相補ク綿
１）、Ｉ）に結合されている。また、上記ランチ回路に
は、特に制限されないが、並列形態のｐチャンネルＭ　
ＯＳ　Ｆｇ’「Ｑｌ　２，０．１３を通して電源電圧Ｖ
Ｃ，Ｃが供給され、並列形態のｎチャンネルＭＯ３ＦＥ
ＴＱＩＯ，Ｑｌｌを通して回路の接地電圧Ｖｓｓが供給
される。これらのパワースイッチＭＯ３ＦＥＴＱＩＯ，
Ｑｌｌ及びＭＯ３ＦＥＴＱＩ　２．Ｑｌ　３は、他の同
様な行に設けられたセンスアンプＳΔに対して共通に用
いられる。

上記Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ−１０、Ｑ　１２のゲート
には、センスアンプＳＡを活性化させる相補タイミング
パルスφｐａｌ　、φｐａｌが印加され、ＭＯ３ＦＥＴ
Ｑｌｌ、Ｑｌ３のゲートには、上記タイミングパルスφ
ｐａｌ　、φｐａｌより遅れた、相補タイミングパルス
φｐａ２　＋　φｐａ２が印加される。この理由は、メ
モリセルからの微小読み出し電圧でセンスアンプＳΔを
動作させたとき、データ線のレベル落ち込みを比較的小
さなコンダクタンスのＭＯ３ＦＥＴＱＩＯ，Ｑｌ２によ
り電流制限を行うことにより防止する。

そして、上記ＳＡでの増幅動作によって相補デーク線間
の電位差を太き（した後、比較的大きなコンダクタンス
のＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３をオンさせて、その
増幅動作を速くする。このように２段階に分ＤＪで、セ
ンスアンプＳへの増＋１？ｉｌ！ｔｉ！＋作を行わせる
ことによって、相補データ綿のバーナレベル側の落ち込
みを防止しつつ、高速読ミ出しを行うことができる。

ロウデコーダＲ−Ｄ　ＣＲは、その１回路分（ソードｔ
！４本分）が代表として示され°ζおり、例えばアドレ
ス信号ａ２〜ａ６を受けるｒ１チャンネルＭＯ３Ｆｌ：
’ｒＱ３２〜Ｑ３６及びｐ　チャ’／ネルＭＯ８ＦＥＴ
Ｃ＞３１〜Ｑ４１で構成されたｃ　Ｍ　ＯＳ回路による
ＮＡＮＩ）（ナンド）回路で」１記４木分のワード′線
ｊ巽沢信号が形成される。

このＮＡＮＩ）回路の出力は、ＣＭ　ＯＳ−インバータ
ＩＶｌで反転され、力ｙ　Ｉ−ＭＯ３ＦＥ’ｌ’Ｃ１２
８〜Ｑ３１を通して、ＭＯ３ＦＥＴ’Ｑ２４〜Ｑ２７の
ゲートに伝えられる。

また、相補アドレス信号ａＱ、主ｌで形成されたデコー
ド信号と、タイミングパルスφＸとの川合せで形成され
た４通りのワード純選択タイミング信号φｘ００ないし
φｘｌｌが上記Ｍ　ＯＳ　ＩＴ　ＥＴＱ２４〜Ｑ２７を
介して各ワード線に伝えられる。また、各ワード線と接
地電位との間には、ＭＯ３ＦＥＴＱ２０〜Ｑ２３が設け
られ、そのゲートに上記ＮＡＮＤ回路の出力が印加され
ることによって、非選択時のワード線を接地電位に固定
させるものである。

上記ワード線には、リセット用のＭ　ＯＳ　Ｆ　Ｅ　Ｔ
ＱｌないしＱ４が設けられており、リセットパルスφｐ
−を受けてこれらのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉ〜Ｑ
４がオンすることによって、選択されたワード線が接地
レヘルにリセットされる。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
　Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させ
る。こｌｚらのＭ　ＯＳ　Ｆ　Ｅ　ＴＱ４２、（１４３
のゲートには、カラムデコーダＣ−ＤＣＲからの選択信
号が供給される。

上記共通相補デーク線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を１４成するプリチャージＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　４４が設けられている。

この共通相補データ線ＣＤ、Ｃ１）には、上記センスア
ンプＳＡと同様な回ｌ／ｌｌｉ溝底のメインアンプＭＡ
の一対の入出力ノードが結合されている。

この実施例のメモリアレイのプリチャージ動作は、一対
の相補データ線、共通相補データ線を午に短絡させるこ
とにより、約Ｖｃｃ／２の中間レベルにするものである
ので、データ線を０ボルトからＶｃｃレベルまでチャー
ジアップするものに比べ、そのレベル変化量が小さく、
プリチャージＭ　Ｏ５ＦＥＴのゲート電圧を１ｌＩｌ常
の論理レベル（Ｖｃｃ）を用いても十分に非飽和状態で
オンさせることが出来るからプリチャージ動作を高速に
、しかも低消費電力の下に行うことができる。

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においζも、メモリむルのスイッチＭＯ５Ｆ
ＥＴのゲート電圧（ワード線選択動作）として適冷の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、従来のダイナミック型ＲＡＭ
のようにプートストラップ電圧を用いることなく、情報
記憶キャパシタの全電荷読み出しが可能となる。また、
読み出し基準電圧は、メモリセルが選択されない一方の
データ線のプリチャージレベルを利用しているので、読
み出し基準電圧を形成するダミーセルはあってもなくて
もよい。なお、第１図のブロック図では、×８ビット構
成とされているが、この実施例ではそのうち１ビット分
のメモリアレイを示している。

上記自動リフレッシュ回路ＲＥＦは、特に制限されない
が、リフレッシュアドレス信号を形成するアドレスカウ
ンタＣＯＮ　”Ｉ’と、タイマー回路ＴＭから構成され
ている。

このタイマー回路ＴＭは、外部端子からのりフレッシュ
制御信号ＲＥ　Ｓ　Ｈをロウレベルにすることにより起
動される。すなわち、チップ選択信号Ｃ８がハイレベル
のときにリフレッシュ制御信号ＲＥ　Ｓ　Ｈをロウレベ
ルにすると、マルチプレクサＭＰＸの切り替え信号φｒ
ｅｆを出力して、マルチプレクサＭＰＸを上記アドレス
カウンタＣ０ＮＴ側に切り替えζ、このアドレスカウン
タｃｏＮＴで形成された内部相補アドレス１４号ａＯ”
−ａ、８をアドレスデコーダＲ−ＤＣＲに伝えて一木の
ワード線選択動作によるリフレッシュ動作（オートリフ
レッシュ）を行う。

上記リフレッシュ制御信号ＲＩＥ　Ｓ　ＩＩの入力毎に
アドレスカウンタＣ０ＮＴの歩進動作が行われるので、
ワード線数だけ上記動作を繰り返すことにより、全メモ
リセルをリフレッシ、スさせることができる。また、」
１記すフレッシュ市りｆｉ！Ｔｌ１ｒ’ｉ号ＲＥＳＩＩ
をロウレベルにしつづけると、夕・イマー回路が作動し
て、一定時間毎にパルスを発へ１ミするので、７１ルス
カウンタＣ０ＮＴが歩進させられて、この間連続的なリ
フレッシュ動作をおこな・）。

このようなリフレッシュ動作にょっ”と、ダ・ｆナミソ
ク型メモリセルを用いているにもがかわらずに、外部か
らはスタチイソク型ＲＡＭと同様に扱うことがでのる。

すなわち、擬似スタティック型ＲＡＭとして使用するこ
とができる。

第３図には、この実施例回路の動作を説明ず・乙ための
タイミング図が示されている。

いずれかのアドレス信号Ａｉが変化すると、上記エツジ
トリガ回路ＣＥＧ　（ＲＥＧ）によって検出パルスφＣ
（φｒ）が形成される。このパルスφＣ（φｒ）によっ
て、タイミング発生回路ＴＧに起動がかかり、次のよう
な一連のタイミング信号を形成する。この時、後述する
ように既にハイレベルとなっているプリチャージパルス
φｐａｒがロウレベルになり、そのプリチャージ動作を
終了する。

次に、ワード線選択タイミング信号φＸがハイレベルに
立ち上がり、ワード線の選択動作を行う。

この後、センスアンプ−５Ａを動作状態にするタイミン
グパルスφｐａｌ＋φｐａ２がハイレベルとなって上記
ワード線の選択動作によって読み出されたメモリセルの
記憶情報を増幅する。上記データ線への記憶情報の読み
出しによってその記憶情報が失われかかったメモリセル
には、ワード線の電位にブートストラップ電圧を供給し
たタイミングで上記センスアンプＳＡによって増幅され
たレベルをそのまま受けることによって回復する。

次に、データ線選択タイミング信号φｙがハイレベルに
立ち上がり、カラムスイッチ回ＶＲＣ；　ＳＷにより一
対のデータ線と共通データ線と１：ｉ＊　持する。そし
て、この共通データ綿に伝えら１７．た詩み出しｆ１号
は、タイミングパルスφｍｑｌ＋φｎ＋ａ２によって動
作するノーｆン′アンフ“ＭＡ、＆τｊ−＋）°乙ｊ（
ａｊ看される。この実施例°では、このメインアンプ”
ＴＶ４八が増幅動作・（青ｉｉ’！５！７六二１及う。

し、上記記憶情報がメ・ｆンアンブＭへによってラッチ
されることに竹目し、ワード線選択タイミング信号φＸ
及びデータ線ｊ、巽択タイミング信号φｙをロウレベル
にして、；′モリセルとュータｋｔ＆びデータ線と共通
データ線とを分離させる。そして、夕・イミング信弓φ
囲１．φｐａ２もロウ【／ベルとして、メモリアレ・ｆ
のデータ線をハイインピーダンス状態とするつこの（及、タイミ％、／グパルフ、φｐｃ、ｒ　・をハ
イレベルとし°Ｃ４＋１　？市データｔｐ　ｇ４を短Ｍ
して、その］“］リチ十−ジ動をｔ？？１始する。ずな
わち、次の１ｈみ出しｊｊ１２ｆ１のためのプリチャー
・ジを予め行うようにするものである。

なお、上記メインアンプＭＡによって増幅された信号は
、タイミングパルスφｏｐの立ち上がりに従って動作す
るデータ出力バッフ７ＤＯＢを通して外部端子から送出
される。

〔効　果ゴ＋ｌ）次の動作サイクルのプリチャージ動作をその動作
サイクルの空き時間、言い換えれば、メインアンプＭ　
／’、　、データ出力バンファＤＯＢが動作している間
に行うことによって、次の動作サイクルでのプリチャー
ジが省略できるので、そのアクセスタイムの高速化を達
成できるという効果が１！７られる。なお、書込み動作
にあっては、比較的大きなレベルの書込みデータが入力
されるのて、メモリセルへの書込み動作に要する時間を
短くできるので、その書込み終了後に上記のうよなプリ
チャージ期間を設けることが可能である。

以上不発ｒ７１者によってなされた発明を実施例に基づ
き具体的に説明したが、この発明ば上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、上記擬似
スタティック型ＲＡ　Ｍを構成する各回路ブロックの具
体的回路構成は、種々の変形を採ることができるもので
ある。また、記憶ビットは、×１等種々の変形を採るこ
とができるものである。さらに、スタテイ・ツク型フリ
ップフロップをメモリセルとＪ−るスタテｆツク型Ｔ？
ΔＭにおいても、上述のようなブリチ中−ジを行うもの
では、同様に適用することができるや　二の場合には、
ワード線が非選択状態でプ１１千Ｐ−ジを行うので、デ
ータ線対からメモリセルを３ｉ１１シて直流ｍＩＮが発
生ずることがなく、低消費重力化奈図ることができると
いう効果も得られる。また、プリチャージは、」１記１
／２Ｖｃｃのプリチャージ電圧とするものの伯、ｍ源雷
用Ｖｃｃまでブ１マチャージを行うものであってｔ）よ
い。

〔利用分野〕

この発明は、外部アトルス伯月の変イ（を伸出して、内
部動作をＸ　御する一連のタイミングｆｎ　”ｊを形成
する内部同期式のＭＯ３記１９装Ｆにｖ：＜利用できる
ものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。第２図は、その主要な回路の兵体的−実施例を示す回路
図、第３図は、その読み出し勤ｆ７：を説明するためのクィ
ーング図である。Ｍ−Ａ　ＲＹ・・メモリアレ、イ、Ｐｃｔ・・プリチャ
ージ回路、ＳＡ・・センスアンプ、１ｉＡＤＢ・・ロウ
アドレスバッファ、Ｃ５Ｗ・・カラムスイッチ、（、−
ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロ
ウアドレスバッファ、Ｃ−ＤＣＲ・・カラムアドレスデ
コーダ、ＰＣ２・・プリチャージ回路、ＭＡ・・メイン
アンプ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、’ＦＧ
・・タイミング発生回路、ＲＥＦ・・自動リフレッシュ
回路、ＤＯＴ３・・データ出力バッファ、ＤＩＢ・・デ
ータ人カバ・ノファ、ＭＩ）Ｘ・・マルジーブＬ／クサ
、Ｖｂｂ−Ｇ・・基板バイアス回路。

Claims

【特許請求の範囲】１、アドレス信号の変化タイミングを検出して、内部回
路の動作を制御する内部同期式の半導体記憶装置におい
て、その共通データ線ぺの読み出しが終了した時点でメ
モリアレイにおけるワード線及びデータ線の選択動作を
終了させるとともに、メモリアレイ内のデータ線のプリ
チャージ動作を開始するようにしたことを特徴とするＭ
Ｏ３記憶装置。２、上記メモリアレイを構成するメモリセルは、情報記
憶キャパシタと、アドレス選択用ＭＯ３ＦＥＴとで構成
され、このメモリセルの書込み及び読み出しのための周
辺回路は、ＣＭＯ５回路で構成されるものであることを
特徴とする特許請求の範囲第１項記載のＭＯ３記憶装置
。３、上記メモリアレイを構成する相補データ線対を短絡
することによって、上記相補データ線対のプリチャージ
を行うものであることを特徴とする特許請求の範囲第１
又は第２項記載のＭＯ３Ｏ３記憶装