JPS60695A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS60695A JPS60695A JP58106987A JP10698783A JPS60695A JP S60695 A JPS60695 A JP S60695A JP 58106987 A JP58106987 A JP 58106987A JP 10698783 A JP10698783 A JP 10698783A JP S60695 A JPS60695 A JP S60695A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ダイナミ、り論理メモリセルとスタティック
論理データ入出力回路のインタフェース回路構成に関す
る。
論理データ入出力回路のインタフェース回路構成に関す
る。
以下は、説明の便宜上、ＮチャンネルＭ（Ｊ８ＦＥＴを
用いた回路について話を進める。
用いた回路について話を進める。
ダイナミ、りＲＡＭは１６にビット以降、２クロックマ
ルチアドレス方式が採用されている。
ルチアドレス方式が採用されている。
）ＬＡ８（Ｈ＋ｏｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）
及びＣＡＳ （Ｃｏｌｕｒｎｎ Ａｄｄｒｅｓｓ ５ｔ
ｒｏｂｅ）という２木のクロ、りがあり、前者は１トラ
ンジスタ・メモリセル配列のリフレッシュ動作をコント
ロールし、後者は、読み出し及び書き込みというデータ
入出力動作のコントロールに寄与する。
及びＣＡＳ （Ｃｏｌｕｒｎｎ Ａｄｄｒｅｓｓ ５ｔ
ｒｏｂｅ）という２木のクロ、りがあり、前者は１トラ
ンジスタ・メモリセル配列のリフレッシュ動作をコント
ロールし、後者は、読み出し及び書き込みというデータ
入出力動作のコントロールに寄与する。
以下ダイナミックＲＡＭの動作全図面を用いて説明する
。まず、読み出しサイクルのタイミング波形を第１図に
示す、ＲＡＳの後にＣＡＳ と順序装置いて活性化し、
前者を基準にセットアツプ時間及びホールド時間をとっ
て行アドレスを、後者を基準に１９様に列アドレス全マ
ルチ入力する。
。まず、読み出しサイクルのタイミング波形を第１図に
示す、ＲＡＳの後にＣＡＳ と順序装置いて活性化し、
前者を基準にセットアツプ時間及びホールド時間をとっ
て行アドレスを、後者を基準に１９様に列アドレス全マ
ルチ入力する。
ＲＡＳ 及びＣＡＳ の活性化の時間間隔ｔＲＯＤに依
存して、出力データ（１）Ａ’ｌ’Ａ （ＪＵＴ）のア
クセスタイムに２種の定義がある。このためｔＲｏＤ（
ＭＡＸ）という最大規格値が設けられ、ｔＢ（、Ｄ＜
ｔＲｏＤ（■■）のときは、ｌ（、Ａｓ の活性化時点
から測ったアクセスタイムｔＲＡｏで規定される。 １
（Ａｓ 活性化により、外？４１５からの行アドレス入
力で指定されるワード線上の１トランジスタ・メモリセ
ルの情報が各ディジット線にあられれ、センスアンプに
よりそれぞれリフレッシュされる。 ＣＡＳはＲＡＳ
によるリフレッシュ系回路動作へのデータ入出力回路の
接続時点を決め１選択するディジット線すなわちメモリ
セルに対して読み出しあるいは室ｒき込み動作を行う、
ダイナミックＲＡＭのユーザからみるとｓ ｔＲＯＤの
期間に行アドレスから列アドレスに切ル換える必要があ
〕、複数本のマルチアドレス入力間のスキー−（８Ｋｅ
Ｗ）があるため、時間余裕が要求される。したがって、
アクセスタイムは％Ｘ的にはｔｏＡＯと受けとめられる
場合が大半である。この、喝合％ ｔＲＯＤが大きいこ
と、およびｔｏＡｏが〃６速でわることが基本的な要求
になる。
存して、出力データ（１）Ａ’ｌ’Ａ （ＪＵＴ）のア
クセスタイムに２種の定義がある。このためｔＲｏＤ（
ＭＡＸ）という最大規格値が設けられ、ｔＢ（、Ｄ＜
ｔＲｏＤ（■■）のときは、ｌ（、Ａｓ の活性化時点
から測ったアクセスタイムｔＲＡｏで規定される。 １
（Ａｓ 活性化により、外？４１５からの行アドレス入
力で指定されるワード線上の１トランジスタ・メモリセ
ルの情報が各ディジット線にあられれ、センスアンプに
よりそれぞれリフレッシュされる。 ＣＡＳはＲＡＳ
によるリフレッシュ系回路動作へのデータ入出力回路の
接続時点を決め１選択するディジット線すなわちメモリ
セルに対して読み出しあるいは室ｒき込み動作を行う、
ダイナミックＲＡＭのユーザからみるとｓ ｔＲＯＤの
期間に行アドレスから列アドレスに切ル換える必要があ
〕、複数本のマルチアドレス入力間のスキー−（８Ｋｅ
Ｗ）があるため、時間余裕が要求される。したがって、
アクセスタイムは％Ｘ的にはｔｏＡＯと受けとめられる
場合が大半である。この、喝合％ ｔＲＯＤが大きいこ
と、およびｔｏＡｏが〃６速でわることが基本的な要求
になる。
通常の読み出し及び書き込みに加えてページ・モードと
呼ばれる動作がダイナミックＩＬＡＭ にはめシ、こび
ノページ読み出しサイクルのタイミング波形？：第２図
に示す。
呼ばれる動作がダイナミックＩＬＡＭ にはめシ、こび
ノページ読み出しサイクルのタイミング波形？：第２図
に示す。
第２図において、几Ａｓ 、（、：ＡＳ （１）活性化
により’Ｒｒｌみ出しサイクルが行なわれてから％ Ｒ
ＡＳ は活性化状態すなわち低レベルのまま、ＣＡＳ
のパルス印加７行い、高レベルから低レベルへの活性化
変化を基ｌ′ゾ４に列アドレスを与えることにより、行
アドレスで指定されるワードＵ上のメモリセルについて
、ランダムな読み出し、あるいは書き込みを行うことが
できる。このページモードのサイクルタイムは通常のＲ
ＡＳ／ＣＡＳ サイクルの２／３程度であシ、関連化を
鼾る上で有効となる。アクセスタイムはス瓜常サイクル
と同じｔ。ＡＯで規定される。しかし、実使用では、サ
イクルタイム、アクセスタイムとも％更に高速動作が課
題となっており、現状のダイナミックＲＡＭでは、安来
特性を満たす仁とがむずかしい。
により’Ｒｒｌみ出しサイクルが行なわれてから％ Ｒ
ＡＳ は活性化状態すなわち低レベルのまま、ＣＡＳ
のパルス印加７行い、高レベルから低レベルへの活性化
変化を基ｌ′ゾ４に列アドレスを与えることにより、行
アドレスで指定されるワードＵ上のメモリセルについて
、ランダムな読み出し、あるいは書き込みを行うことが
できる。このページモードのサイクルタイムは通常のＲ
ＡＳ／ＣＡＳ サイクルの２／３程度であシ、関連化を
鼾る上で有効となる。アクセスタイムはス瓜常サイクル
と同じｔ。ＡＯで規定される。しかし、実使用では、サ
イクルタイム、アクセスタイムとも％更に高速動作が課
題となっており、現状のダイナミックＲＡＭでは、安来
特性を満たす仁とがむずかしい。
以上述べｌヒように通常のＲＡ８／ＣＡＳ サイクルお
よびページ・モード・サイクルでの特注向上にはｓ ｔ
ＯＡＯおよびページ・モード・サイクル・タイムの高速
化が必須とノよる。このことは、現状のダイナミックｌ
（、ＡＭでは、ＣＡＳがコントロールする回路部の高速
化が課題であることを意味する。
よびページ・モード・サイクルでの特注向上にはｓ ｔ
ＯＡＯおよびページ・モード・サイクル・タイムの高速
化が必須とノよる。このことは、現状のダイナミックｌ
（、ＡＭでは、ＣＡＳがコントロールする回路部の高速
化が課題であることを意味する。
本発明の目的は大容量かつ高速動作のＲＡ Ｍ ｆ：提
供することにある。
供することにある。
不’ｉｌ明では、夕゛イナミ、り几ＡＭの大容量という
特質を生かしたまま％ＣＡＳ 糸回Ｉ＋：８′ｆ、筒速
にする７ζめにダイナミック論理からスタティック論理
へ切換える。高速スタテイ、ツクＬ（、ｈ Ｍのサイク
ルタイムおよびアクセスタイムの性能ｉ ＣＡＳ 系回
路で実現すれば、ダイナミックＲＡＭの容−＝−’ｔも
ち。
特質を生かしたまま％ＣＡＳ 糸回Ｉ＋：８′ｆ、筒速
にする７ζめにダイナミック論理からスタティック論理
へ切換える。高速スタテイ、ツクＬ（、ｈ Ｍのサイク
ルタイムおよびアクセスタイムの性能ｉ ＣＡＳ 系回
路で実現すれば、ダイナミックＲＡＭの容−＝−’ｔも
ち。
スタティックＲＡＭの高速性を兼〕２備えたｌｊ ＡＭ
が得られ、前述の４題が達成されることになるｅ本発明
によると１Ｍ行Ｎ列に配置された１トランジスタ型メモ
リセル３４と、Ｎ個のりフレッシーアンプ配列３１とＮ
個のスタアイック型差動増１１ｖＡ器で構成されるレジ
スタ３２、さらにスタテイ、り型差動増幅器３５と入力
データ発生回路３６をり；ｕえた読み出し／書き込みデ
ータバス３３において、ゲートがデータ保持信号ｖｃ駆
動され、ドレインがディジット線に、ソースがスタティ
ックレジスタにそれぞれ接続される１対のトランジスタ
と、ゲートが読み出し制御１ｄ号に駆動され、ドレイン
がデータバスに、ソースがスタティックレジスタにそれ
ぞれ接続される１対のトランジスタと、ゲートが書き込
み制御信号に、駆動され、ドレインがデータバスにソー
スが前ＭｄＮ個の谷ディジット線にそれぞれ接続される
１対のトランジスタ金配置することにより、ｌトランジ
スタ型ダイナミツクメモリセルの情報をスタテイ、り動
作の読み出し回路３５によシ尚速に抗み出すことができ
、且つ、書き込み時には睨み出し時に作動するスタティ
ックレジスタを仲介せず直接データバスとディジット線
との結合を行なうことによシ、従来にない高速書き込み
が１」能となることｆ：特徴とするメモリ回路が得られ
る。
が得られ、前述の４題が達成されることになるｅ本発明
によると１Ｍ行Ｎ列に配置された１トランジスタ型メモ
リセル３４と、Ｎ個のりフレッシーアンプ配列３１とＮ
個のスタアイック型差動増１１ｖＡ器で構成されるレジ
スタ３２、さらにスタテイ、り型差動増幅器３５と入力
データ発生回路３６をり；ｕえた読み出し／書き込みデ
ータバス３３において、ゲートがデータ保持信号ｖｃ駆
動され、ドレインがディジット線に、ソースがスタティ
ックレジスタにそれぞれ接続される１対のトランジスタ
と、ゲートが読み出し制御１ｄ号に駆動され、ドレイン
がデータバスに、ソースがスタティックレジスタにそれ
ぞれ接続される１対のトランジスタと、ゲートが書き込
み制御信号に、駆動され、ドレインがデータバスにソー
スが前ＭｄＮ個の谷ディジット線にそれぞれ接続される
１対のトランジスタ金配置することにより、ｌトランジ
スタ型ダイナミツクメモリセルの情報をスタテイ、り動
作の読み出し回路３５によシ尚速に抗み出すことができ
、且つ、書き込み時には睨み出し時に作動するスタティ
ックレジスタを仲介せず直接データバスとディジット線
との結合を行なうことによシ、従来にない高速書き込み
が１」能となることｆ：特徴とするメモリ回路が得られ
る。
第３図に不発明に係わるｌ（ＡＭの回路ブロックを示す
、ＲＡＳはＲＡＳタイミング発生回路４０に入力され、
この発生ＩＬ！１路４０から行アドレスインバータ３７
％行デコーダ３９、メモリセルアレイ：３４およびセン
スアンプ３１全付勢する制御信号が発生される（図示せ
ず）と共にＣＡＳ を受けるＣＡＳタイミング元生回生
回路４１動状態とする。ＣＡＳ タイミング発生回路４
１からはレジスタ３２、入出力データバース、列アドレ
スバッファ３８、列デコーダ４３、引き込みタイミング
発生回路４２．データ人力バッファ３６およびデータ出
カバ、ファ３５を制御する毎号が発生される。
、ＲＡＳはＲＡＳタイミング発生回路４０に入力され、
この発生ＩＬ！１路４０から行アドレスインバータ３７
％行デコーダ３９、メモリセルアレイ：３４およびセン
スアンプ３１全付勢する制御信号が発生される（図示せ
ず）と共にＣＡＳ を受けるＣＡＳタイミング元生回生
回路４１動状態とする。ＣＡＳ タイミング発生回路４
１からはレジスタ３２、入出力データバース、列アドレ
スバッファ３８、列デコーダ４３、引き込みタイミング
発生回路４２．データ人力バッファ３６およびデータ出
カバ、ファ３５を制御する毎号が発生される。
高速スタテイ、り論理実現のためセンスアンプ３１と入
出力データバス３３間に列デコーダ出力をゲートタイミ
ングとするインタフェースの挿入が必須となる０本発明
はこのインタフェースとしてスタテイ、クレジスタ３２
を採用し、高速ＩＬＡＭ ’ｉ実現することにめる・ 本発明の基本的構成を第４図によって説明する。
出力データバス３３間に列デコーダ出力をゲートタイミ
ングとするインタフェースの挿入が必須となる０本発明
はこのインタフェースとしてスタテイ、クレジスタ３２
を採用し、高速ＩＬＡＭ ’ｉ実現することにめる・ 本発明の基本的構成を第４図によって説明する。
ディジット１）ｕＬｔ、 １）Ｌｌにセンスアンプ３１
−１が結合され、ディジット線１）Ｌ２．１）Ｌ２ ｖ
Ｃセンスアンプ３１−２が結合されている。他の図示し
ないセンスアンプ、ディジット線も同様に構成されてい
る。不発明では各センスアンプ３１−１゜３１−２に対
してデ・−夕待避レジスタブロック３２−１．３２−２
ｆｆｉ設ける。レジスタブロック３２−Ｉｔｉ書込み毎
号φ、に応答してセンスアンプ３１−１の出力をレジス
タＲＵＩに導入するトランジスタＱ１．Ｑ３と、読み出
し信号Ｒ，ＥＹ １に応答してレジスタＲＧ １ に保
持されたデータをデータノくス３３−１．３３−２に読
み出すトランジスタＱ２゜Ｑ４ を有する。ディジット
線１）Ｌｌ、 １）Ｌｌ とノ（ス３３−１．３３−２
間に接続されたトランジスタＱ２０．Ｑ２１は信号ＷＥ
Ｙ１に応答してディジット線とバスとの接続１分離を制
御する・ １トランジスタ型ダイナミツクメモリと、スタティック
メモリの内部基本動作は既に知られており詳細な説明は
省略する。ダイナミック論理において、ワード線による
メモリセルの選黙、さらにセンスアンプ８Ａによるメモ
リセル情報の増幅後。
−１が結合され、ディジット線１）Ｌ２．１）Ｌ２ ｖ
Ｃセンスアンプ３１−２が結合されている。他の図示し
ないセンスアンプ、ディジット線も同様に構成されてい
る。不発明では各センスアンプ３１−１゜３１−２に対
してデ・−夕待避レジスタブロック３２−１．３２−２
ｆｆｉ設ける。レジスタブロック３２−Ｉｔｉ書込み毎
号φ、に応答してセンスアンプ３１−１の出力をレジス
タＲＵＩに導入するトランジスタＱ１．Ｑ３と、読み出
し信号Ｒ，ＥＹ １に応答してレジスタＲＧ １ に保
持されたデータをデータノくス３３−１．３３−２に読
み出すトランジスタＱ２゜Ｑ４ を有する。ディジット
線１）Ｌｌ、 １）Ｌｌ とノ（ス３３−１．３３−２
間に接続されたトランジスタＱ２０．Ｑ２１は信号ＷＥ
Ｙ１に応答してディジット線とバスとの接続１分離を制
御する・ １トランジスタ型ダイナミツクメモリと、スタティック
メモリの内部基本動作は既に知られており詳細な説明は
省略する。ダイナミック論理において、ワード線による
メモリセルの選黙、さらにセンスアンプ８Ａによるメモ
リセル情報の増幅後。
谷ディジット線ＤＬ、 ＩＪＬの電位はそれぞれお互い
のレベル差が最大となるよう、電源レベル及び接地電位
となるよう設定される。
のレベル差が最大となるよう、電源レベル及び接地電位
となるよう設定される。
一方、スタティック論理においてはメモリセルの選択、
そして、センスアンプ３１によるメモリセル情報の増幅
時には、ディジット線と電源端子間に導入される負荷ト
ランジスタ、ディジット線選択ゲートトランジスタ、ワ
ード線に駆動されるメモリセル選択ゲートトランジスタ
、そして、メモリセルを構成するノリツブフロップによ
り形成されるスタティック型レシオ回路により、さらに
高速動作を可能とするため通常各ディジット線電位差は
多くとも数１０ＱｍＶ前後となるようレシオが設定され
る。このためダイナミック論理とスタティック論理の直
結は不可能でなんらかのインターフェイスが心安となる
。
そして、センスアンプ３１によるメモリセル情報の増幅
時には、ディジット線と電源端子間に導入される負荷ト
ランジスタ、ディジット線選択ゲートトランジスタ、ワ
ード線に駆動されるメモリセル選択ゲートトランジスタ
、そして、メモリセルを構成するノリツブフロップによ
り形成されるスタティック型レシオ回路により、さらに
高速動作を可能とするため通常各ディジット線電位差は
多くとも数１０ＱｍＶ前後となるようレシオが設定され
る。このためダイナミック論理とスタティック論理の直
結は不可能でなんらかのインターフェイスが心安となる
。
本発明はこのインターフェースとして、ゲイジ、ト線電
位を一時退避するレジスタ３２−１．３２−２を設け、
レジスタへのデータ退避後はダイナミ、り論理系のディ
ジット線と、スタテイ、クレジスタとを絶縁してしまい
、カラム系のランダムアクセスを従来のページモードよ
りも高速に行うとする仁とが本発明の骨子である。
位を一時退避するレジスタ３２−１．３２−２を設け、
レジスタへのデータ退避後はダイナミ、り論理系のディ
ジット線と、スタテイ、クレジスタとを絶縁してしまい
、カラム系のランダムアクセスを従来のページモードよ
りも高速に行うとする仁とが本発明の骨子である。
第４図の回路の具体的構成例ｔ−第５図に示す。
レジスタＲＧＩは負荷抵抗１１１１． ｋＬ２ 、）
ｙンシｘりＱ２３＊Ｑ２４．Ｑ２８によって構成される
７す１．Ｊプフロップで実現される。トランジスタＱ２
１．（、ｌ、３０はバス３３−１．３３−２ｔプリチヤ
ージするためのものである。ワードＡＷＬとデイジツ）
ＮＬＩＬとの交点にはメモリセルＭＣが、ダミーワード
線ＤＷＬとディジットＩ？５！］ＪＬ との交点にはダ
ミーセルＤＣが配される。センスアンプ３１はトランジ
スタＱ１ｔ〜Ｑｔａ によって構成される。
ｙンシｘりＱ２３＊Ｑ２４．Ｑ２８によって構成される
７す１．Ｊプフロップで実現される。トランジスタＱ２
１．（、ｌ、３０はバス３３−１．３３−２ｔプリチヤ
ージするためのものである。ワードＡＷＬとデイジツ）
ＮＬＩＬとの交点にはメモリセルＭＣが、ダミーワード
線ＤＷＬとディジットＩ？５！］ＪＬ との交点にはダ
ミーセルＤＣが配される。センスアンプ３１はトランジ
スタＱ１ｔ〜Ｑｔａ によって構成される。
第６図に第５図の回路の動作波形を示す、まずワード選
択信号ＷＬ、ＤＷＬが付勢されてディジ。
択信号ＷＬ、ＤＷＬが付勢されてディジ。
トｆｆ１ｆｉｌ）Ｌ、ＤＬにメモリセルおよびダミーセ
ルの電位が読み出される０次いでラッチ信号ＳＥｔ付勢
することによってセンスアンプ３１ｔ−動作せしめディ
ジット線の電位差を増巾する０次いで喪込み信号φＬ
φ１′ヲ付努してディジット線に増巾された信号をレジ
スタＲＧ（１）に書込む。
ルの電位が読み出される０次いでラッチ信号ＳＥｔ付勢
することによってセンスアンプ３１ｔ−動作せしめディ
ジット線の電位差を増巾する０次いで喪込み信号φＬ
φ１′ヲ付努してディジット線に増巾された信号をレジ
スタＲＧ（１）に書込む。
次いで順次ｒｙｅみ出し信号几ＥＹ１’ｉ付勢→減勢し
、１（ＥＹ２の付勢→減勢・・・・・・ルＥＹＮ の付
勢→減勢を行なうことによって各ディジットのデータ金
順次バス（１）、ｌ））に取多出す。バス３３− （０
）の′電位はＶＤＤ−ＶＴ（ＶＤＤ：電源電圧＊ ＶＴ
： Ｍ Ｕ ８ トランジスタ閾値）レベルに、３３
−２（０）はトランジスタＱ３０． Ｑ２ ｓ、 Ｑ２
４そしてＱ２８のレシオによりて決まるレベルに定めら
れ、この結果３３−１゜３３−２の差電圧は適冷数１．
ＯＯｍＶとなる。このあと、トランジスタＱ３２〜Ｑ３
６で構成されるスタティック差動アンプ３５がこの電位
差を受けて動作し、さらに２段のスタティック差動アン
プの増幅を受け出力端子にメモリセル情報が速やかに伝
達される。
、１（ＥＹ２の付勢→減勢・・・・・・ルＥＹＮ の付
勢→減勢を行なうことによって各ディジットのデータ金
順次バス（１）、ｌ））に取多出す。バス３３− （０
）の′電位はＶＤＤ−ＶＴ（ＶＤＤ：電源電圧＊ ＶＴ
： Ｍ Ｕ ８ トランジスタ閾値）レベルに、３３
−２（０）はトランジスタＱ３０． Ｑ２ ｓ、 Ｑ２
４そしてＱ２８のレシオによりて決まるレベルに定めら
れ、この結果３３−１゜３３−２の差電圧は適冷数１．
ＯＯｍＶとなる。このあと、トランジスタＱ３２〜Ｑ３
６で構成されるスタティック差動アンプ３５がこの電位
差を受けて動作し、さらに２段のスタティック差動アン
プの増幅を受け出力端子にメモリセル情報が速やかに伝
達される。
一方、Ｕき込み時には、外部書き込み制御１Ｒ号ＷＥ（
ｌｉ示せず］の制ｉ４１ ｆ受け、データ人カバッ７ア
３６が活性化され、外部入力データを受け、データ真補
１ｇ号がデータバス３３−１．：３３−２に現われる。
ｌｉ示せず］の制ｉ４１ ｆ受け、データ人カバッ７ア
３６が活性化され、外部入力データを受け、データ真補
１ｇ号がデータバス３３−１．：３３−２に現われる。
傳き込みの際の最悪ケースは一般的にいって、読み出し
サイクル後、同一メモリセルに読み出しデータと逆のデ
ータを書き込む場合である。
サイクル後、同一メモリセルに読み出しデータと逆のデ
ータを書き込む場合である。
第７図を用いて説明する。
読み出しサイクルが終了し、読み出し静１↑１１１信号
１（、ＥＹ が下１４Ｌ、レジスタとデータバスと金絶
縁分Ｍ ｉ’る。データ入力が印加され、ある適当なセ
、ドアツブ時間経過後、り四ツクＷＥが印加される。臀
き込み時にはダイナミックメモリセル１Ｗ報の内、物理
的″′１″レベルをできるだけ＾く（通常は電源レベル
）することが必須の榮件である。
１（、ＥＹ が下１４Ｌ、レジスタとデータバスと金絶
縁分Ｍ ｉ’る。データ入力が印加され、ある適当なセ
、ドアツブ時間経過後、り四ツクＷＥが印加される。臀
き込み時にはダイナミックメモリセル１Ｗ報の内、物理
的″′１″レベルをできるだけ＾く（通常は電源レベル
）することが必須の榮件である。
入力データ発生回路は電源レベルと接地レベルとに完全
に分離した出力を発生する。この時、読み出し時に必要
な負荷トランジスタＱ２９．Ｑ３Ｇ の制御クロ、りＬ
Ｓはデータバスの電位変化全速やかに行なわせるため下
降するよう設定される。この俵、妊き込み制御クロック
ＷＥＹＩが上昇し、これをつけ、トランジスタＱ２０．
Ｑ２７が（ＪＮＬ、データバス上にある書き込みデータ
をディジット線に、レジスタを介さずに運やかに伝達す
る。クロックｗｇｙ’ｉの電位は、メモリセル書き込み
レベルを十分高めるため少くともＶＤＤ＋ｖＴレベル以
上となるよう設屋される。この後谷ディ、トについてＷ
ＥＹｉを付勢して順次データを同様に書込む。
に分離した出力を発生する。この時、読み出し時に必要
な負荷トランジスタＱ２９．Ｑ３Ｇ の制御クロ、りＬ
Ｓはデータバスの電位変化全速やかに行なわせるため下
降するよう設定される。この俵、妊き込み制御クロック
ＷＥＹＩが上昇し、これをつけ、トランジスタＱ２０．
Ｑ２７が（ＪＮＬ、データバス上にある書き込みデータ
をディジット線に、レジスタを介さずに運やかに伝達す
る。クロックｗｇｙ’ｉの電位は、メモリセル書き込み
レベルを十分高めるため少くともＶＤＤ＋ｖＴレベル以
上となるよう設屋される。この後谷ディ、トについてＷ
ＥＹｉを付勢して順次データを同様に書込む。
以上述べたごとく、本発明によれば、既存のダイナミッ
クＭＯ８ＲＡＭの１トランジスタ型メモリセル及びセン
スアンプ配列により構成される大容量性と、既存のスタ
ティックＭ（ＪＳ ＲＡＭのデータバス系を接続するイ
ンターフェース回路の結合によシ高速性とを具備する従
来にない全く新しいＲＡＭが実現できる。
クＭＯ８ＲＡＭの１トランジスタ型メモリセル及びセン
スアンプ配列により構成される大容量性と、既存のスタ
ティックＭ（ＪＳ ＲＡＭのデータバス系を接続するイ
ンターフェース回路の結合によシ高速性とを具備する従
来にない全く新しいＲＡＭが実現できる。
第１図および第２図は現状のダイナミックＩＷ４の動作
タイミングを示す図であり、第１図は通常のＲＡ８／Ｃ
ＡＳ サイクル、第２図はページ・モードを示し、第３
図は本発明ＶＣ基づく１トランジスタ・メモリセル・セ
ジスアンプとスタティック論理データバスとのインタ・
フェースヲ用いりＲＡＭのブロック図、第４図はそのイ
ンタフェース回路構成音かす図、第５図は本発明の具体
的実施例を示す図でちゃ、第６図はその動作波形を示す
図である。第７図は本発明の書き込みモードの動作波〕
に全ノＩ（す図である。 Ｑ１〜Ｑａｓ・・・・・・トランジスタ。 代理人 弁理士 内 原 ａ１２″ ８．１ 第３図 第４万
タイミングを示す図であり、第１図は通常のＲＡ８／Ｃ
ＡＳ サイクル、第２図はページ・モードを示し、第３
図は本発明ＶＣ基づく１トランジスタ・メモリセル・セ
ジスアンプとスタティック論理データバスとのインタ・
フェースヲ用いりＲＡＭのブロック図、第４図はそのイ
ンタフェース回路構成音かす図、第５図は本発明の具体
的実施例を示す図でちゃ、第６図はその動作波形を示す
図である。第７図は本発明の書き込みモードの動作波〕
に全ノＩ（す図である。 Ｑ１〜Ｑａｓ・・・・・・トランジスタ。 代理人 弁理士 内 原 ａ１２″ ８．１ 第３図 第４万
Claims (1)
- Ｍ行Ｎ列に配置された１トランジスタ型メモリセル（！
： ｓ 、Ｎ ｍのリフレッシュセンスアンプかう成る
ダイナミック型メモリセル配列と、Ｎ個のスタティック
型差動増幅器で構成されるレジスタと、さらに他のスタ
ティック型差動増幅器と入方データ元生回路を備えたデ
ータバスと、前記メモリセル配列のＮ個の各ディジット
線についてゲートがデータ保持信号に駆動され、ディジ
ット線と該レジスタとの間に接続される第１の１対のト
ランジスタと、ゲートが玩み出し制御信号に駆動され、
データバスと該レジスタとの間に接続される第２の１対
のトランジスタと、ゲートが書き込み制御信号に駆動さ
れ、データバスと前記Ｎ個の谷ディジット線との間に接
続される第３の１対のトランジスタを有し、１トランジ
スタ型ダイナミツクメモリセル情報をスタテイ、り動作
の読み出し回路により、高速に読み出すことができ、且
つ、書き込み時には読み出し時に作動するスタティック
型レジスタを仲介せず直接データバスとディジット線と
の結合を行うようにしたことケ特畝とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106987A JPS60695A (ja) | 1983-06-15 | 1983-06-15 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106987A JPS60695A (ja) | 1983-06-15 | 1983-06-15 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60695A true JPS60695A (ja) | 1985-01-05 |
| JPH0222469B2 JPH0222469B2 (ja) | 1990-05-18 |
Family
ID=14447600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106987A Granted JPS60695A (ja) | 1983-06-15 | 1983-06-15 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229298A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 半導体記憶素子 |
| JPH0340291A (ja) * | 1990-06-22 | 1991-02-21 | Toshiba Corp | 半導体メモリ |
-
1983
- 1983-06-15 JP JP58106987A patent/JPS60695A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229298A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 半導体記憶素子 |
| JPH0340291A (ja) * | 1990-06-22 | 1991-02-21 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222469B2 (ja) | 1990-05-18 |
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