JPH0340291A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は大容量で高速の半導体メモリに関するものであ
る。

（従来の技術） ダイナミックメモリは記憶セルが転送ＦＥＴと記憶キャ
パシタの２素子により構成される点で単位面積あたりの
ビット記憶密度が゛高い。例えば記憶セルが６素子で構
成されるスタティックメモリに比べ約３倍のビット密度
を達成することができる。この点で大容量の半２導体メ
モリとしてはダイナミックメモリが主に用い−られてい
る。これに対しスタティックメモリは高速化、低消費電
力化に適するので小容量の高速メモリの分野で低電カメ
モリの分野に用いられている。

従来の大容量のダイナツクメモリの具体例として特開昭
５７−１８６２８９号公報に記載されている回路を筆１
図に示す。ビット線Ｂ、白には、それぞれ転送用ＰＭＯ
Ｓ　　ＦＥＴ　　ＱＭと記憶キャパシタＣ８よりなるダ
イナツクメモリセルが接続されている。それぞれの転送
用ＰＭＯＳＦＥＴ　　Ｑ　　のゲートにはワード線ＷＮ
　’　ＷＮ＋１が接続され、このワード線ＷＮ　’　Ｗ
Ｎｉｌは行デコーダＲＤに接続される。ワード線ＷＮ、
ＷＮ＋１・は行デコーダＲＤにより駆動される。ビット
線Ｂ。

百には、寄生静電容量ＣＢが付随している。

ビット線Ｂ、百にはさらにプリチャージ回路とセンスア
ンプ回路と力（接続されている。プリチャージ回路は、
ＮＭＯ８ＦＥＴ　　ＮＰＩ、ＮＦ２゜ＮＦ２からなる。

センスアンプ回路は、交差結合されたＮＭＯ８ＦＥＴ対
Ｎｌ、Ｎ２とラッチ用ＮＭＯ３ＦＥＴ　　Ｎ３と、交差
結合されたＰＭＯＳ　　ＦＥＴ対ＰＩ、Ｐ２と、ラッチ
用ＰＭＯ３ＦＥＴ　　Ｐ３との６つのＦＥＴにより構成
されている。ビット線対Ｂ、白のそれぞれは、列選択信
号Ｙ　により選択的に転送ゲート用ｍ ＮＭＯ５ＦＥＴ対Ｔｉｆ’　Ｔｍ２を介して行方向に配
線されたデータ線対Ｉ１０．Ｉ１０にそれぞれ接続され
る。データ線対Ｉ１０．Ｉ１０は、人力バッファＢ１を
介してデータ入力端子ＤＩＮに、出カバッファＢＯを介
してデータ出力端子り。ｕｔに接続される。外部より与
えられたアドレス信号ＡＲｃはアドレスバッファＡＤＳ
により行アドレスロープ信号φ　に同期して行アドレス
ＡＲがストＲ ローブされ、行デコーダＲＤへ送られ、列アドレススト
ローブ信号φＡＣに同期して列アドレスＡｃがストロー
ブされ列デコーダＣＤへ送られる。

次のこのダイナミックメモリの動作を説明する。

行アドレスストローブ信号φＡＲが入力される以前にφ
Ｐｏが入力されており、プリチャージ回路が動作してビ
ット線Ｂ、［３は中間電位ＶＤまでプリチャージされて
いる。行アドレスストローブ信号φＡＲがアクアイブに
されると、プリチャージが終了し、行アドレスが同期し
てストローブされ、行デコーダＲＤにより選択された番
地の行ＷＮがＨレベルからＬレベルになり、行ＷＮに接
続されている転送用ＦＥＴ　　ＱＭが導通し、選択され
たメモリセルの記憶キャパシタＣ８の情報がビット線Ｂ
上にあられれる。すなわち、記憶キャパシタＣ８の情報
が「１」のときは、ビット線百の電位はＶＤからＶＤ＋
ΔＶと変化し、記憶キャパシタＣｓの情報が「０」のと
きは、ビット線百の電位はＶＤからＶＤ−ΔＶと変化す
る。ここでΔＶ−ＣＶ　／２（ＣＢ十Ｃ８）である。そ
の後センＭ スアンプのラッチ用ＦＥＴ　　Ｎ３．Ｐ３のゲートにラ
ッチ相信号φＮ、φＰが人力して、ラッチ用ＦＥＴ　　
Ｎ３．Ｐ３は導通状態になる。これにより微小信号ΔＶ
が増幅され、記憶キャパシタＣ８の情報が「１」ならば
ビット線百は電位■ｃｏとなり、ビット線色は電位Ｏと
なる。記憶キャパシタＣ８の情報がｒＯＪならば逆にビ
ット線百は電位０となり、ビット線０は電位Ｖ。０とな
る。行アドレスストローブ信号φＡＲがアクティブにさ
れた後、列アドレスストローブ信号φＡＣがアクティブ
にされ、列アドレスが列デコーダＣＤに入力される。

選択された列アドレスに従って選択列のＹ　が選ばれ、
選択列の転送ゲート用ＮＭＯ３ＦＥＴ対Ｔ□Ｉ’　Ｔｄ
を導通させ、データ線対Ｉ１０゜Ｉｌｏとビット線対８
１日が接続される。リード制御信号φ　、ライト制御信
号φＷに従って、それぞれ出力バッファＢＯ１入カバッ
ファＢ１が活性化され、リード動作またはライト動作が
大現される。行アドレスストローブ信号φＡＲがアクテ
ィブの状態で列アドレスストローブ信号φＡＣを連続し
て変化させ、列アドレスを次々に変えて、同一行内でリ
ード動作またはライト動作を連続的におこなう。このよ
うなリード／ライト動作をページモード動作というが、
このページモードの最大サイクル数は、一定間隔でリフ
レッシュ動作を行う必要があるため制限されていた。例
えば２５６にビットメモリではリフレッシュサイクルは
２５６サイクル／４ｍｓであり、約１６μＳ毎に１同の
割合でリフレッシュが必要であるが、ページモードサイ
クルが１６０ｎｓて約１００サイクル毎にリフレッシュ
が必要なため、ページモード数の最大値は１００以下に
制限されてしまう。

また、例えば山田他ｒＡｕｔｏ／５ｅｌｌ’　Ｒｅｌ’
ｒｅｓｈ機能内蔵６４Ｋｂｉｔ　ＭＯＳダイナツクＲＡ
ＭＪ　　（電子通信学会論文誌、Ｖｏｌ　ＪＧＧ−Ｃ（
Ｎｏ、り　、ｐ６２．１９８３年１月）には、タイマと
リフレッシュカウンタを内蔵し、タイマでカウントマツ
プされるリフレッシュカウンタ情報によりセルフリフレ
ッシュを行うものが記載されている。しかしこの半導体
メモリではセルフリフレッシュ時にセンスアンプがリフ
レッシュ動作に利用されるため、セルフリフレッシュ期
間内は外部から行方向のみならず列方向にもアドレスを
指定してリード／ライト動作をすることができなかった
。

このような従来の半導体メモリには次のような問題点が
ある。■ビット線とデータ線の寄生容量は大きいため、
リード／ライト動作のアクセス時間やサイクル時間や、
ページモードのサイクル時間が長く必要であり、低速で
ある。０行アドレスを固定しての列アドレス変化に対す
るページモードのリフレッシュサイクル数に最大値があ
る。

■セルフリフレッシュ中はメモリに対するリード／ライ
ト動作のアクセスができない。■同一行をアクセスして
いるにもかかわらずページモードサイクルのある繰り返
し毎に行選択動作を繰り返す必要があるため消費電力が
大きい。

このような問題を解決するため、ダイナミックメモリの
高ビット密度とスタティックメモリの高速性とを組合わ
せた半導体メモリが同−光明者により提案されている（
特願昭５８−１１３９２４号）。

このメモリではダイナミックメモリの１行分のデータを
スタティックメモリ行に転送し、スタティックメモリの
高速性を利用して読出しを行い、全体としてのアクセス
速度を向上させようとするものである。

（発明が解決しようとする課題） しかしながら、ダイナミックメモリの１行分のセルのデ
ータを対応するスタティックメモリセルに転送する際に
は両者がビット線により直接接続されることになるため
、両者のデータが衝突することになる。例えば、読出し
時においてダイナミックメモリが“１″を記憶しており
、スタティックメモリが′０”状態となっている場合、
データが衝突し、通常の倍以上の大電流（貫通電流）が
流れる。このようなデータの衝突が起こった場合には、
−膜内に電流供給能力がある側のデータが取り出される
ことになる。この結果、ダイナミックメモリのデータが
取出されたときには問題がないが、スタティックメモリ
の情報が取出されたときには、誤読出しが発生すること
になる。

したがって、本発明はこのようなデータの衝突が発生を
貼止することができ、誤読出しをＶｊ　＋ｌ＝　した半
導体メモリを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明にかかる半導体メモリによれば、情報を記憶する
ダイナミックメモリセルを行方向と列方向にマトリクス
配列したダイナミックメモリセルアレイと、前記ダイナ
ミックメモリセルアレイ中のダイナミックメモリセルを
行方向に共通接続したワード線と、前記ダイナミックメ
モリセルアレイ中のダイナミックメモリセルを列方向に
共通接続したビット線と、前記ビット線を対にして、こ
の対にしたビット線間の電位差をセンス増幅する複数の
センスアンプ回路からなるセンスアンプ回路行とを備え
た半導体メモリにおいて、前記ダイナミックメモリセル
アレイ中の行方向のダイナミックメモリセルに対応した
スタティックメモリセルからなるスタティックメモリセ
ル行と、このスタティックメモリセル行中のスタティッ
クメモリセルとその対応する前記ビット線との間で情報
を伝達する転送ゲート手段と、所望の行アドレスのダイ
ナミックメモリセルからなるダイナミックメモリセル行
のワード線を選択する行選択手段と、前記スタティック
メモリセル行中の所望の列アドレスのスタティックメモ
リセルを選択して前記スタティックメモリセルとデータ
線の間で情報を転達する列選択手段と、前記スタティッ
クメモリセルへの電源供給を制御する電源供給制御手段
とを備え、前記電源供給制御手段により前記スタティッ
クメモリへの電源供給を停＋ｌ＝、させておき、前記行
選択手段により選択されたワード線に共通接続された前
記ダイナミックメモリセル行の情報を前記転送ゲート手
段により前記スタティックメモリセル行に転送する際に
前記電源供給制御手段により前記スタティックメモリへ
電源供給を行い、前記列選択手段で選択されたデータ線
を介して、所望の列アドレスのスタティックメモリセル
の情報のリード動作をするようにしたことを特徴として
いる。

また、本発明にかかる半導体メモリによれば、情報を記
憶するダイナミックメモリセルを行方向と列方向にマト
リクス配列したダイナミックメモリセルアレイと、前ｌ
己ダイナミックメモリセルアレイ中のダイナミックメモ
リセルを行方向に共通接続したワード線と、前記ダイナ
ミックメモリセルアレイ中のダイナミックメモリセルを
列ｈ″向に共通接続したビット線と、前記ビット線を対
にして、この対にしたビット線間の電位差をセンス増幅
する複数のセンスアンプ回路からなるセンスアンプ回路
行とを備えた半導体メモリにおいて、前記ダイナミック
メモリセルアレイ中の行方向のダイナミックメモリセル
に対応したスタティックメモリセルからなるスタティッ
クメモリセル行と、このスタティックメモリセル行中の
スタティックメモリセルとその対応する前記ビット線と
の間で情報を伝達する転送ゲート手段と、所望の行アド
レスのダイナミックメモリセルからなるダイナミックメ
モリセル行のワード線を選択する行選択手段と、前記ス
タティックメモリセル行中の所望の列アドレスのスタテ
ィックメモリセルを選択して前記スタティックメモリセ
ルとデータ線の間で情報を伝達する列選択手段と前記ス
タティックメモリセルへの電源供給を制御する電源供給
制御手段とを備え、前記電源供給制御手段により前記ス
タティックメモリへの電源供給を停止させておき、前記
行選択手段により選択されたワード線に共通接続された
前記ダイナミックメモリセル行の情報を、前記転送ゲー
ト手段により前記スタティックメモリセル行に転送する
際に前記電源供給制御手段により前記スタティックメモ
リへ電源供給を行い、前記列選択手段で選択されたデー
タ線を介して、所望の列アドレスのスタティックメモリ
セルの情報のリードおよび／又はライト動作をし、この
リードおよび／又はライト動作した後の前記スタティッ
クメモリセル行の情報を、前記転送ゲート手段により、
前記行選択手段により選択されたワード線に共通接続さ
れた前記ダイナミックメモリセル行に転送して再書込み
するようにしたことを特徴としている。

（作　用） 本発明にかかる半導体メモリでは、ダイナミックメモリ
セルのデータをスタティックメモリセルに転送前に、ス
タティックメモリセルへの電源供給を停止するようにし
ている。このため、データの転送の際に、スタティック
メモリセルの状態は白紙状態となり、ダイナミックメモ
リのデータの状態にスタティックメモリが影響を及ぼす
ことはない。このため、スタティックメモリの駆動能力
を落とさずに、データの衝突を避けることができる。

〔発明の実施例〕

本発明の一実施例による半導体メモリを第２図から第４
図に示す。第２図は本実施例による半導体メモリのチッ
プ上のレイアウトを示したものである。この半導体メモ
リはＩＭ語×１ビット構成であり、１０本のアドレス信
号端子Ａ。−Ａ９を６する。このアドレス信号端子Ａ１
〜Ａ９には行アドレスと列アドレスをマルチプレックス
したアドレス信号を入力する。この他にこの半導体メモ
リは、チップイネーブル信号端子ＣＥ、人力データ信号
端子Ｄ　　出力データ信号端子Ｄ　　、すＩ　Ｎ’　　
　　　　　　　　　ｏｕｔ−ド／ライト信号端子Ｗ１行
アドレスストローブ信号端子ＲＡＳ、リフレッシュイネ
ーブルおよびレディ信号端子ＲＲＤＹを有する。また電
１ｇ、端了ｖＤＤ、接地端子Ｖ３８も有している。

本実施例は、２０　行のスペア行、０２列のスペア列を
含む冗長構成をとっており、（５１２Ｘｎ　）行（１０
２４＋ｎ　２　）列のダイナミックメモリセル４００よ
りなるダイナミックメモリセルアレイ４０を２個左右に
配置している。ダイナミックメモリセルアレイ４０のビ
ット線対Ｂ、　９にはそれぞれ（１０２４＋ｎ　２　）
個のセンスアンプよりなるセンスアンプ回路２０が設け
られている。

さらに本実施例では、（１０２４＋　ｎ　２　）個のス
タティックメモリ６００よりなるスタティックメモリセ
ル行６０が、それぞれ左右のダイナミックメモリセルア
レイ４０と転送ゲート手段５０を介して設けられている
。スタティックメモリセル行６０は中央に位置して列選
択手段である列デコーダ９０をはさんで、左右に配置さ
れたデータ線対１５１．１５２に隣接して配置される。

列デコーダ９０により選択した選択列のスタティックメ
モリセル６００がデータ線対１５１，１５２と接続され
る。ダイナミックメモリセルアレイ４０の行線を構成す
るワード線１１ｉは、行選択手段である行選択回路１１
０により選択的に駆動される。

またワード線１１ｉのそれぞれには浮遊電位状態となる
のを防止する目的でノイズキラー１００が設けられてい
る。行選択回路１１０や列デコーダ９０に外部のアドレ
ス信号を供給するためにアドレスバッファ回路１２０が
設けられている。また、行選択回路１１０にオートリフ
レッシュまたはセルフリフレッシュ用の内部アドレス信
号を供給するためのリフレッシュカウンタ１７０と、リ
フレッシュカウンタ１７０ヘ力ウント人力を人力するタ
イマ回路１６０とが設けられている。データ線対１５１
，１５２にはデータ入力回路１４１とデータ出力回路１
４２よりなるデータ回路１４０が設けられている。

さらに本失施例による半導体メモリにはこれらの回路全
体を同期してコントロールするコントロール回路１３０
を有する。コントロール回路１３０はクロックジェネレ
ータを有し、リード、ライト、リフレッシュ等の各種動
作の制御をおこなう。本実施例では、左右のダイナミッ
クメモリセルアレイ４０を同時に活性化し動作させるが
、リフレッシュサイクルは左右のダイナミックメモリア
レイ４０の各１行ずつを同期させてリフレッシュし、各
メモリセルを４ｍｓ毎にリフレッシュするので、半導体
メモリ全体としては５１２リフレッシュサイクル／４ｍ
ｓのリフレッシュサイクル数となる。

本実施例による半導体メモリを機能ブロック別に示した
ブロック図を第３図に示す。第２図では左右に分かれて
いるダイナミックセルアレイ４０、センスアンプ囲路２
０、スタティックメモリセル行６０、データ線対１５１
，１５２、行選択回路１１０について、第３図ではひと
つのブロワつて示している。またセンスアンプ回路２０
、ダイナミックメモリセル４００、転送ケート回路５０
、スタティックメモリセル６００とデータ線対１５１．
１５２を含む第ｍ列の具体的回路を第４図に示す。また
ビット線対Ｂ、　３をプリチャージするプリチャージ回
路１０、ダミーセル３０、スタティックメモリセル４０
０のプリチャージ回路７０、スタティックメモリセル６
００とデータ線対１５１，１５２を列デコーダ出力信号
Ｙ　により選択的に接続する列選択ゲート回路８０を設
けている。

第ｍ列の具体的回路は第４図に示すようであり、ビット
線対Ｂ、百はそれぞれＮＭＯ５ＦＥＴ１１．１２を介し
て接地線７に接続されＮＭＯ５ＦＥＴ１１．１２のゲー
トは共通の信号線１３１に接続されている。このＮＭＯ
３ＦＥＴＩＩ。

１２によりプリチャージ回路１０が構成される。

ビット線対Ｂ、百には、互いにドレインとゲートとが交
差結合されている、ＰＭＯＳ　　ＦＥＴ２３゜２４より
なる交差結合回路と、ＮＭＯ３ＦＥＴ２１．２２よりな
る交差結合回路とよりなるセンスアンプ回路２０とが設
けられている。ビット線ＢはＰＭＯＳ　　ＦＥＴ２３と
ＮＭＯＳ　　ＦＥＴ２１のドレインに接続されており、
ビット綜目はＰＭＯＳ　　ＦＥＴ２４とＮＭＯ８，ＦＥ
Ｔ２２のドレインに接続されている。交差結合されたＰ
ＭＯＳ　　ＦＥＴ２３．２４のソースは正極性センス信
号１ｊｌ１３２Ｈに、交差結合されたＮＭＯ５ＦＥＴ２
１，２２のソースは負極性センス信号線１３２ｂに接続
されている。センス信号をこれらセンス信号線１３２ａ
、１３２ｂに与えることによりセンス動作が制御される
。また、ビット線Ｂ。

日のそれぞれには、ダミーセル３０を構成するダミーキ
ャパシタ３１の一端が接続され、ダミーキャパシタ３１
の他端はダミーワードｍ１０１゜１０２にそれぞれ接続
される。これらのダミーセル３０はダイナミックメモリ
セル４００をセンスする時に利用される。ビット線対Ｂ
、百にはダイナミックメモリセル４００が設けられてお
り、転送ＦＥＴ４１のドレインがビット線Ｂ、１３に接
続され、ゲートがワード１１１，１１２に接続されてい
る。

ビット線Ｂ、百は、転送ゲート用Ｎ　Ｍ　Ｏ５ＦＥＴ５
１．５２を介してスタティックメモリビットｌｌＢｓ、
ＢＳに接続されている。スタティックメモリビット線Ｂ
Ｓ、ＢＳには、スタティックメモリセル６００カン設け
られている。スタティックメモリセル６００は、ドレイ
ンゲートが交差結合されたＮＭＯ３ＦＥＴ６１．６２と
ＰＭＯ３ＦＥＴ６３．６４からなっている。ＮＭＯ５Ｆ
ＥＴ６１、ＰＭＯＳ　　ＦＥＴ６３のドレインはスタテ
ィックメモリビット線ＢＳに接続され、ＮＭＯ３ＦＥＴ
６２、ＰＭＯＳ　　ＦＥＴ６４のドレインはスタティッ
クメモリビット線ＢＳに接続されている。ＰＭＯＳ　　
ＦＥＴ６３．６４のソースは共通接続され正極性のスタ
ティックメモリ制御線１３６ａに、ＮＭＯ３ＦＥＴ６１
．６２のソースは共通接続され負極性のスタティックメ
モリ制御線１３６ｂに接続されている。スタティックメ
モリビット線ＢＳ、ＢＳのそれぞれはＰＭＯＳ　　ＦＥ
Ｔ７１．７２を介して＠源線８に接続される。さらにス
タティックメモリビット線ＢＳ、ＢＳは、ＮＭＯ３ＦＥ
Ｔ８１．８２を介してそれぞれデータ線対１５１．１５
２に接続されている。ＮＭＯ３ＦＥＴ８１．８２のゲー
トは共通接続されＹデコーダ出力線９１に接続される。

第４図に示す回路が列方向に、（１，０２４＋ｎ２）列
並んで第３図に示す全体の半導体メモリが構成される。

行選択回路１１０は、外部からの行アドレス信号ＡＲＯ
＝　Ａｌ？８またはリフレッシュカウンタ１７０により
指定される内部リフレッシュアドレスＣＲＯ”−ＣＲ８
のいずれか一方をデコードして、デコード出力信号によ
り左右のダイナミックメモリセルアレイ４０のそれぞれ
（５１２＋ｎ）本のワード線１１１，１１２．・・・の
山の１本を選択して選択信号を出力する。列デコーダ９
０は、列アドレス信号Ａｃｏ〜ＡＣ９とブロック選択用
アドレスＡＩ？９により所定の列Ｙ、を選択して、デー
タ線対１５１，１５２と左右のスタティックメモリセル
行６０の唯一のスタティックメモリセル６００を列選択
ゲート回路８０により選択的に接続する。データ線対１
５１，１５２は、データ人力バッファ回路１４１を介し
てデータ入力端子りと接続され、またデータ出力バッフ
ァ回路１４２を介してデータ出力端子り。１．と接続さ
れる。タイマ回路１６０には、行アドレスストローブ信
号ＲＡＳの人力線６が接続され、行アドレスストローブ
信号Ｉτ丁により、タイマー回路１６０からの内部に設
けられたリフレッシュカウンタ１７０へのカウント人力
信号１６１が制御される。リフレッシュカウンタ１７０
はまたコントロール回路１３０と信号のやりとりをおこ
なう。例えばコントロール回路１３０はリフレッシュカ
ウンタ１７０のカウント動作を信号１３１７によりコン
トロールする。逆にリフレッシュカウンタ１７０はその
動作状態をステータス信号１７２によりコントロール回
路１３０に知らせる。アドレスバッファ回路１２０は、
コントロール囲路１３０からの信号１３１２により、外
部アドレスＡ。−Ａ９ヲ、行アドレスＡＲＯ＝　ＡＲ８
と列アドレスＡｃｏ〜Ａ　とブロック選択用アドレスＡ
Ｉ？９に分けて、行９ 選択回路１１０と列デコーダ９０にそれぞれ出力する。

コントロール回路１３０はアドレス信号Ａｏ−Ａ９を受
けて、アドレス１＝号の変化に同期したクロックパルス
を発生するとともに、ｉテアドレスストローブ信号ＲＡ
Ｓ、チップイネーブル信号ＣＥ、　リード／ライト（：
　号Ｗ、リフレッシュイネーブルおよびレディ信号ＲＲ
ＤＹを受けて、各種コントロール信号を発生する。これ
らコントロール信号には、ノイズキラー１００をコント
ロールする信号１３１０、タイマー回路１６０をコント
ロールする信号１３１７、ビット線Ｂ、百のプリチャー
ジコントロール信号１３１、センスアンプ回路２０への
センス信号１３２ａ、１３２ｂ、行選択回路１１０への
信号１３１１、転送ゲート回路５０への転送ゲート信号
１３５、スタティックメモリセル６００への制御信号１
’３６　ａ　。

１３６ｂ、スタティックメモリビットｉＢＳ。

ＢＳのプリチャージコントロール信号１３７、アドレス
バッファ回路１２０のコントロール信号、データ人力バ
ッファ１４１のコントロール信号１３１４、データ出力
バッファ１４２のコントロール信号１３１５等がある。

次に本実施例の動作について第５図から第７図を用いて
説明する。

第５図、第６図は本実施例の動作のタイミングをホすも
のである。行アドレスストローブ（ぎ号１Ｘ丁がＨレベ
ルとなって後一定期間Ｔ３経過した後の期間Ｔ４の間、
リフレッシュ期間Ｔ６以外はビット線Ｂ、　［３はプリ
チャージ状態にある。行アドレスストローブ信号ＲＡＳ
のＨレベルからＬレベルへの立ち下がりに同期してアド
レス信号量　ｏ　−Ａ　ｔａが外部の行アドレス信号Ａ
Ｒｏ〜ＡＲ８とブロック選択用アドレスＡＲ９としてア
ドレスバラフッ回路１２０にとり込まれる。外部の行ア
ドレス信号ＡＲｏ−ＡＲ８を入力すると、行選択回路１
１０は、コントロール回路１３０によりクロックコント
ロールされつつ、行アドレス信号ＡＲＯ〜ＡＲ８をデコ
ードして所定のワード線を選択する。

選択行のダイナミックメモリセル４００に記憶された情
報は、センスアンプ回路２０によって行アドレスストロ
ーブ信号ＲＡＳに同期して増幅される。こうして左右で
合計２　×（１０２４＋　ｎ　２　）個のメモリセル４
００の情報が、２Ｘ　（１０２４＋ｎ２）個のセンスア
ンプ回路２０によって増幅されることになる。その後行
アドレスストローブ信号ＲＡＳに同期して転送ゲート回
路５０のゲートを開き、左右の２　Ｘ　（１０２４＋　
ｎ　２　）個のスタティックメモリセル行６０にセンス
アンプ回路２０により増幅された信号が一度に転送され
る。

このように行アドレスストローブ信号ＲＡＳがＨレベル
からＬレベルへ迩移した後、行選択、センスアンプ動作
、転送動作が終了するまでの期間をＴ　とする。Ｔ＋　
は約４０　ｎ５ｃｃである。

期間Ｔ１後、行アドレスストローブｆ≦号ＲＡＳがＬレ
ベルの期間、すなわち期間Ｔ２は、この半導体メモリは
２　×（１０２４＋　ｎ　２　）個のスタティックメモ
リセル６００よりなるスタティックメモリとして動作す
る。このスタティックメモリは、外部アドレス信号量。

−Ａ９を列アドレ：ＡＡ、。〜Ａｃ９として動作し、ブ
ロック選択用アドレスＡＲ９と列アドレスＡＣＯ＝　Ａ
Ｃ９の指定による列のスタティックメモリセル６００と
データ線対１５１゜１５２間で情報をやりとりして、リ
ード／ライト動作をおこなう。この期間Ｔ２の間、転送
ゲート回路５０は、全く閉じられたままであり、このス
タティックメモリセル行６０は、ダイナミックメモリセ
ル４０やセンスアンプ回路２０とは全く独立にリード／
ライト動作をおこなう。すなわち、チップイネーブル信
号ＣＥがＬレベルでこのチップが選択され、リードライ
ト信号量がＨレベルのときは、リード動作を行いスタテ
ィックメモリセル６００の情報をデータ出力端ＤｏＵＴ
に出力し、リードライト信号量がＬレベルのときは、デ
ータ入力端ＤＩＮの情報をスタティックメモリセル６０
０にライト動作をおこなう。この期間Ｔ２の間、タイマ
回路１６０はセルフリフレッシュ期間Ｔ５の設定とリフ
レッシュカウンタ１７０のカウントアツプ動作を指示す
る。タイマ回路１６０は例えば６μｓｅｃ毎に１回ずつ
リフレッシュ動作をおこなう。すなわち、リフレッシュ
カウンタ１７０の西部リフレッシュアドレス信号ＣＲｏ
〜ＣＲ８をデコードして、左右のダイナミックメモリセ
ルアレイ４０の（５１２＋　ｎ　ｌ　）木のワード線の
うちの１本ずつを選択し、選択されたダイナミックメモ
リセル行の情報を読み出してセンスアンプ回路２０でセ
ンスし増幅してリフレッシュする。

リフレッシュ動作が終了するとワード線を閉じ、リフレ
ッシュカウンタ１７０を１つカウントアツプしてビット
線対Ｂ、　９をプリチャージする。このようにしてｇ行
目がリフレッシュされた後の約６μＳｅｅ後には（Ｎ＋
１）行目がリフレッシュされるが、、このリフレッシュ
期間中もこの半導体メモリはスタティックメモリセル行
６０とデータ線対１５１，１５．２間で情報のやりとり
をしており、半導体メモリとしてのリード／ライト動作
はリフレッシュ動作と独立におこなわれている。このリ
フレッシュ期間Ｔ５の間、この半導体メモリはＬレベル
のリフレッシュ用しディ信号ＲＲＤＹを信号端９に出力
する。このレディ信号ＲＲＤＹは、この半導体メモリが
リフレッシュ状態にあるか杏かを外部に知らせるための
もので、Ｌレベルのときはリフレッシュ状態であること
を示し、行アドレスストローブ信号ＲＡＳを変化させて
はいけない状態にあることを知らせる。なお、リフレッ
シュイネーブル信号を設け、外部から強制的にこの信号
を低レベルとして、タイマ回路１６０にょらないオート
リフレッシュを開始させることも、回路設計のわずかな
変更により可能である。

次に行アドレスストローブ信号ＲＡＳをＬレベルからＨ
レベルに遷移すると、スタティックメモリセル行６０の
情報が、行アドレスストローブ信号ＲＡＳの遷移に同期
し、転送ゲート回路５０を介してセンスアンプ回路２０
に同時に転送される。

行アドレスストローブ信号ＲＡＳがＨレベルのときに最
後にストローブされた外部行アドレス信号ＡＩ？０〜Ａ
Ｒ８をデコードして、スタティックメモリセル行６０の
内容であるダイナミックメモリセルアレイ４０のうちの
ひとつのワード線が選択される。こうしてスタティック
メモリセル行６０の情報がそのままこの選択されたダイ
ナミックメモリセル行に書込まれその後ワード線は閉じ
られる。

期間Ｔ３では、スタティックメモリセル行６０の情報を
センスアンプ回路２０へ転送しダイナミックメモリセル
アレイ４０へその情報を書込みワード線が閉じるまでの
動作がおこなわれる。その後、行アドレスストローブ（
ａ号ＲＡＳがＨレベルである期間Ｔ４の間をセルフリフ
レッシュ動作が約６μＳｅｅ毎におこなわれる。このよ
うに本実施例による半導体メモリは、行アドレスストロ
ーブした行に関してはスタティックメモリと同様の動作
をおこなうことができ、かつこのスタティックメモリへ
のリード／ライト動作を独立にダイナミックメモリセル
へのセルフリフレッシュ動作をおこなうことができる。

したがってこの半導体メモリは、スタティックメモリの
高速性、低消費電力性能という利点と、ダイナミックメ
モリの高ビツト密度実装という利点をあわせもつことに
なる。

次に第４図に示す回路の動作を第７図（ａ）、（ｂ）を
用いて説明する。最初、プリチャージＩＭ号線１３１が
Ｈレベル、スタティックメモリセル６００のプリチャー
ジ信号線１３７がＬレベルであり、プリチャージ回路１
０のＮＭＯＳ　　ＦＥＴ１１．１２が導通してビット線
Ｂ、百がＬレベルにプリチャージされ、スタティックメ
モリセル６００のプリチャージ回路７０のＰＭＯ３ＦＥ
Ｔ７１．７２が導通してスタティックメモリビット線Ｂ
Ｓ、ＴＴがＨレベルにプリチャージされている。次に行
アドレスストローブ信号ＲＡＳが時刻ｔｏにてＨレベル
からＬレベルへ遷移するとそれに同期して外部行アドレ
ス信号ＡＲ８〜ＡＲ８とブロック選択用アドレスＡＩ？
９が読み込まれ、時刻１１にプリチャージ信号１３１が
Ｌレベルに、スタティックメモリのプリチャージ信号１
３７がＨレベルになり、ＮＭＯＳ　　ＦＥＴｌ１．１２
、ＰＭＯ３ＦＥＴ７１．７２か非導通状態になりプリチ
ャージは終了する。

次に時刻ｔ２でダミーワード線１１　ｉ’　　（ｉ’−
１，２）がＬレベルからＨレベルへ遷移し、外部行アド
レスＡＲＯ＝　ＡＲ８によって選ばれたワード線１１　
ｉ’　　（ｉ−１，２，・・・、５１２）がＨレベルか
らＬレベルへ遷移する。今ｉ′は、ｌが奇数のときは１
、ｉが偶数のときは２である。これにより第１行目のダ
イナミックメモリセル４００の転送用ＦＥＴ４１を導通
させ記憶キャパシタ４２の情報をビット線Ｂまたは白に
読み出す。ここでダミーワード線１０１′に接続されて
いるダミーキャパシタ３１の容量は、記憶キャパシタ４
２の容量の約１７２に設定されており、ビット線Ｂまた
は日にはダイナミックメモリセル４００の情報がこれら
ビット線対間の電位差として読み出されることになる。

今、例えばワード線１１１が選択されたとすると、ダミ
ーワード線１０１が選ばれる。

記憶キャパシタ４２の容量をＣＭ、ダミーキャパシタ３
１の容量をＣＤ、ビット線Ｂ、百の容量をＣＢとする。

選択したダイナミックメモリセル４００の情報が「１」
のとぎ、すなわち転送用ＦＥＴ４１と記憶キャパシタ４
２との接続点４３の電位がＶであるとすると、ビット線
Ｂ、１３の電位Ｖ（Ｂ）、Ｖ（日）は、 となる。ここでＣＤ−１／２ＣＭである。ｃＭ＜ＣＢと
すると、 となる。

逆にダイナミックメモリセル４００の情報が 「０」 のとき、 すなわち接続点４３の電位が ０のときは、 Ｖ　（Ｂ）。＝０ 次に時刻ｔ３でセンスアンプ回路２０のセンス信号線１
３２ａ、１３２ｂがそれぞれＬレベルからＨレベルと、
ＨレベルからＬレベルへ変化し、センス動作が開始され
ると、ビット線対Ｂ、百の微小電位差はセンス増幅され
て、ダイナミックメモリセル４００の情報が「１」のと
きはビット線対Ｂ、　１３の電位は（Ｖ（Ｂ）、Ｖ（日
））−（Ｖｏ、０）となり、「０」のとキハ（Ｖ　（Ｂ
）　。

Ｖ　（Ｂ））−（０，ＶＣ）となり、ダイナミックメモ
リセル４００に再書込みされる。その後時刻ｔ３でダミ
ーワード線１０ｉ’がＬレベルにもどり、ワード線１１
ｉがＨレベルにもどる。

次に時刻ｔ５で転送ゲート回路５０の転送ゲート信号１
３５がＬレベルからＨレベルに遷移し、転送ゲート用Ｆ
ＥＴ５１，５２が導通し、スタティックメモリビット線
ＢＳ、ＢＳヘビノド線２１Ｂ百の電位信号が転送される
。その後侍刻ｔ６てスタティックメモリ制御線１３６ａ
、１３６ｂがそれぞれＬレベルからＨレベルへ、Ｈレベ
ルからＬレベルへと変化し、ダイナミックメモリセル４
００の情報はセンスアンプ回路２０、ビット線８２日を
通じてスタティックメモリセル６００に読込まれること
になる。すなわち、時刻ｔ６以前の１３６ｂ＞１３６ａ
の状態ではスタティックメモリセル６００に電源供給が
行われないため、スタティックＲＡＭとしての動作を行
わないか、時刻ｔＧ後の１３６ｂ＜１３６ａの状態では
スタテ、ｆツクメモリセル６００には７１３ｒｌｎ供給
がおこなわれるため、スタティックＲＡＭとしての動作
を行う。このようにすることにより、ダイナミックメモ
リセルのデータをスタティックメモリセルに転送する際
に、スタティックメモリセルリの記憶状態は白紙状態と
なっているため、両セルのデータが衝突することがなく
、誤読出しか起こることはない。

次に時刻ｔ７で転送ゲート回路５０が非導通になり、そ
の後時刻ｔ８でセンス（：号線１３２ａ。

１３２ｂがそれぞれＨレベルからＬレベル・＼、Ｌレベ
ルからＨレベル・＼女化し、センスアンプ回路２０が不
能状態となる。さらに時刻ｔ９てプリチャージ信号１３
１がＬレベルからＨレベルへ変化し、プリチャージ回路
１０によりビット線対Ｂ百は共にＯＶにプリチャージさ
れる。このようにして時刻ｔ　から時刻ｔｌｏまでの期
間Ｔ１の動作が実現する。

次に期間Ｔ５のリフレッシュ動作について説明する。タ
イマ回路１６０の指令で約６μｓｅｃに１同セルフリフ
レツシユ命令がでると、レディら号ＲＲＤＹが時刻ｔｌ
ｌでＨレベルからＬレベルへ変化する。これに同期して
時刻ｔ１２でプリチャージ信号１３１がＨレベルからＬ
レベルへ変化してプリチャージ動作が停止され、時刻ｔ
１３でリフレッシュカウンター７０の発生する内部リフ
レッシュアドレス信号ＣＩ？０＝　ＣＩ？Ｈによって選
択された行のワード線１１ｊ　　（ｊ＝１．２．・・・
、５１２）とダミーワード線１０ｊ’　　（ｊ’　はｊ
が奇数のときは１、偶数のときは２なる数）が選択され
、ｊ行目のダイナミックメモリセル・４００の情報か微
小電位差としてビット線対Ｂ、百に読出される。時刻ｔ
１４にセンス信号線１３２ａ、１３２ｂがアクテイブに
され、センスアンプ回路２０がラッチされて、ビット線
対Ｂ、百はセンス増幅され、ｊ行口のグイミナックメモ
リセル４００に再書込される。

すなわちｊ行目のダイナミックメモリセル４００の情報
はリフレッシュされる。次に時刻ｔ１５でワード線１１
ｊ１ダミーワード線１０ｊ′が非選択にされ、時ｆｌｌ
ｔ　ｔ６でセンス信号線１３２ａ。

１３２ｂをそれぞれＬレベル、Ｈレベルとしてセンスア
ンプ回路２０のラッチをはずし、時刻ｔ１７でプリチャ
ージ信号１３１がＨレベルとなってビット線対Ｂ、百が
ＯＶにプリチャージされる。時刻ｔｌｇでレディ信号Ｒ
ＲＤＹはＬレベルからＨレベルに変化する。時刻ｔｌｌ
からプリチャージ状態開までの時刻ｔｌｇまでをリフレ
ッシュ動作のための期間Ｔ５と定義している。

次に行アドレスストローブ信号ＲＡＳがＬレベルからＨ
レベルに遷移すると、本実施例による半導体メモリは次
の如く動作する。特刻ｔ１゜で行アドレスストローブ信
号ＲＡＳがＨレベルに変化すると、時刻ｔ２０でプリチ
ャージ信号１３１がＬレベルに変化して、ビット線８１
日のプリチャージ回路１０がプリチャージ動作を停止す
る。次に時刻ｔ２１で転送ゲート信号１３５がＬレベル
からＨレベルに変化し、スタティックメモリセル６００
の情報がプリチャージ状態のビット線Ｂ、百に転送され
る。その後時刻ｔ２゜でセンス信号線１３２ａ、１Ｂ２
ｂがそれぞれアクティブにされて、センスアンプ回路２
０がラッチされ、スタティックメモリセル６００の情報
はセンスアンプ回路２０で増幅されラッチされることに
なる。次に特別ｔ２３で転送ゲート信号１３５がＬレベ
ルへ変化して転送動作が終了するとともに、ｎ、’ｆｆ
１ｌ　ｔｏでとりこまれた外部行アドレス信号ＡＩ？ｏ
＝　ＡＩ？８で選択されたｊ行目のワード線１１ｊ、ダ
ミーワード線１０１′が選択される。こうして、スタテ
ィックメモリセル６００の情報がビット線８１日、セン
スアンプ回路２０を通じて、選択された行ｊのダイナミ
ックメモリセル４００に書込まれることになる。次に時
刻ｔ２５でワード線１１１１ダミーワード線１０ｉ′が
もとの状態にもどり、時刻ｔ２゜でセンス信号線１３２
ａ、１３２ｂがそれぞれＬレベル、Ｈレベルとなりセン
スアンプ回路２０のラッチがはずされる。これとともに
スタティックメモリ制御線１３６ａ、１３６ｂがそれぞ
れＬレベル、Ｈレベルとなることによりスタティックメ
モリセル６００への電源供給か停止され、スタティック
メモリセル６００への書込みが基１トされる。

次にｎ！ｊ刻ｔ２７でビット線８１日のプリチャージ信
号線１３１がＨレベルとなり、スタティックメモリビッ
ト線ＢＳ、ＢＳのプリチャージ信号線１３７がＬレベル
になり、スタティックメモリビット線ＢＳ、ＢＳのプリ
チャージ信号線１３７がＬレベルになり、ビット線対Ｂ
、　３がＬレベルへ、スタティックメモリビット線ＢＳ
、ＢＳがＨレベルへプリチャージを開始する。時刻ｔ１
９から時刻ｔ　に続く時刻ｔ２８までの期間Ｔ３の間に
、以上７ の通りスタティックメモリセル行６０からダイナミック
メモリセル行への情報の転送が実現する。

期間Ｔ３の後、行アドレスストローブ信号ＲＡＳがＨレ
ベルの期間Ｔ４の間に第７図（ｂ）に示す様に期間Ｔ５
と全く同様なセルフリフレッシュ動作が、期間Ｔ４中の
リフレッシュ動作の期間Ｔ６の時刻ｔ　′からｔ１８′
　までの間におこなわれる。

１ このセルフリフレッシュ動作も内部のタイマ回路１６０
の指令により約６μｓｅｃ毎に内部リフレッシュアドレ
スＣＩ？０＝　ＣＲ９をカウントアソプしておこなう。

本実施例による半導体メモリに用いられるアドレスバラ
フッ回路１２０と行選択回路］１０の具体的構成例を第
８図（ａ）に示す。外部アドレス信号約３ａ〜３ｋには
外部アドレス信号Ａ。〜Ａ９が入力される。このうち外
部アドレス信号Ａ　ｏ　−Ａ　ｓは行アドレスラッチ回
路１２００に人力され、行アドレスストローブ信号ＲＡ
Ｓに開明したラッチ信号１３１２ａによりラッチされる
。

外部アドレス信号Ａ　ｏ　−Ａ　９はアドレスバラフッ
回路１２０にも入力され、コントロール信号１３１２ｂ
によりアドレスバラフッ回路１２０はコントロールされ
、列アドレスＡｃｏ−Ａｃ９が得うれる。ブロック選択
相アドレス信号ＡＲ９は外部アドレス信号ＡＲ９を行ア
ドレスストローブ信号ＲＡＳに同期したラッチ信号１３
１２ａによりラッチされて得られる。

行選択回路１１０は、マルチプレクサ回路１１００と行
デコーダおよびワード線の駆動回路１１１０よりなる。

マルチプレクサ回路１１００は行アドレスラッチ回路１
２００の出力信号１２１と、リフレッシュカウンタ１７
０の出力１３号１７１をマルチプレクサ用コントロール
信号１３１１ａ、１３１１ｂにより−ｈ゛を選択して行
デコーダおよびワード線の駆動回路１１１０へ出力する
。行デコーダおよびワード線の駆動回路１１１０はコン
トロール信号１３１１ｃの制御下で行デコーダおよびワ
ード線の駆動をおこなう。

その動作は、第８図（ｂ）に示すように、ラッチ信号１
３１２ａのＬレベルからＨレベルへ立ち上がりで、外部
アドレス信号Ａ。−Ａ８は行アドレスラッチ回路１２０
０ヘラツチされる。同様に列アドレスラッチ回路１２１
０は、ラッチ信号１３１２ｂの立ち上がりで外部アドレ
ス信号Ａ。

〜Ａ９をラッチする。ラッチ信号１３１２ｂは行アドレ
スストローブ信号ＲＡＳの立ち下がりや外部アドレス信
号Ａ。〜Ａ９の変化に同期して出力される。信号１３１
１ｇは行アドレスストローブ信号ＲＡＳの立ち下がりと
レディ信号ＲＲＤＹの立ち上がりに同期して出力され、
この信号１３１１ａの立ち上がりに同期してマルチプレ
クサ回路１１００は外部アドレス信号１２１を出力し続
ける。信号１３１１ｂはタイマ回路１６０の出力に、し
たがってレディ信号ＲＲＤＹの立ち下がりに同期して出
力に同期して出力される。この信号１３１　ｌｂの立ち
上がりに同期してマルチプレクサ回路１］００は山部リ
フレッシュアドレス信号１７１を出力し続ける。行デコ
ーダおよびワード線の駆動回路１１１０は、コント白−
ル信号１３１、１　ｃにより、行アドレスス）・ローブ
信号ＲＡＳの立ち下がり、立ち上がり、レディ信号ＲＲ
ＤＹの立ち下がりに同期して制御される。

このように本実施例によれば、行アドレスストローブ信
号ＲＡＳで選んだ外部アドレス信号Ａ１？。

〜ＡＲ８により選択されたダイナミックメモリセル行か
らスタティックメモリセル行に情報を転送した後は、列
アドレス変化に対してスタティックメモリとして動作さ
せることができる。またこのとき同時にダイナミックメ
モリセルアレイ４０とセンスアンプ四路２０によりリフ
レッシュ動作を独立におこなうことができる。

〔発明の効果〕

以上のように、本発明にかかる半導体メモリによれば、
ダイナミックメモリセルのデータをスタティックメモリ
セルに転送する前にはスタティックメモリセルへの電源
供給を停止する手段を備えているため、スタティックメ
モリセルの記憶状態は白紙状態となっており、データ転
送時に両メモリセルのデータの衝突がなく、確実なデー
タ読出しが可能となる。

【図面の簡単な説明】

第１図は従来の半導体メモリの回路図、第２図は本発明
の一実施例による半導体メモリの半導体チップ上のレイ
アウト図、第３図は量率導体メモリのブロック図、第４
図は同半導体メモリの留部の回路図、第５図、第６図、
第７図（ａ）、（ｂ）はそれぞれ同半導体メモリの動作
を示すタイムチャート、第８図（ａ）は同半導体メモリ
のアドレスバッファ回路と行選択回路の具体例を示す回
路図、第８図（ｂ）は同具体例の動作を示すタイムチャ
ートである。 １０・・・プリチャージ回路、２０・・・センスアンプ
回路、３０・・・ダミーセル、４０・・・ダイナミック
メモリセルアレイ、５０・・・転送ゲート回路、６０・
・・スタティックメモリセル行、７０・・・プリチャー
ジ回路、８０・・・列選択ゲート回路、９０・・・列デ
コーダ、１００・・・ノイズキラー、１１０・・・行選
択回路、１２０・・・アドレスバッフ７回路、１０・・
・コントロール回路、１５１，１５２・・・データ線、
１６０・・・タイマ回路、１７０・・・リフレッシュカ
ウンタ、４００・・・ダイナミックメモリセル、６００
・・・スタティックメモリセル、１１００・・・マルチ
プレクサ凹路、１１１０・・・駆動回路、１２００・・
・行アドレスラッチ回路、 １２１０・・・列アドレスラッチ回路。

Claims (1)

1. 【特許請求の範囲】 １、情報を記憶するダイナミックメモリセルを行方向と
   列方向にマトリクス配列したダイナミックメモリセルア
   レイと、前記ダイナミックメモリセルアレイ中のダイナ
   ミックメモリセルを行方向に共通接続したワード線と、
   前記ダイナミックメモリセルアレイ中のダイナミックメ
   モリセルを列方向に共通接続したビット線と、前記ビッ
   ト線を対にして、この対にしたビット線間の電位差をセ
   ンス増幅する複数のセンスアンプ回路からなるセンスア
   ンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
   ミックメモリセルに対応したスタティックメモリセルか
   らなるスタティックメモリセル行と、このスタティック
   メモリセル行中のスタティックメモリセルとその対応す
   る前記ビット線との間で情報を伝達する転送ゲート手段
   と、所望の行アドレスのダイナミックメモリセルからな
   るダイナミックメモリセル行のワード線を選択する行選
   択手段と、前記スタティックメモリセル行中の所望の列
   アドレスのスタティックメモリセルを選択して前記スタ
   ティックメモリセルとデータ線の間で情報を伝達する列
   選択手段と、前記スタティックメモリセルへの電源供給
   を制御する電源供給制御手段とを備え、 前記電源供給制御手段により前記スタティックメモリへ
   の電源供給を停止させておき、前記行選択手段により選
   択されたワード線に共通接続された前記ダイナミックメ
   モリセル行の情報を前記転送ゲート手段により前記スタ
   ティックメモリセル行に転送する際に前記電源供給制御
   手段により前記スタティックメモリへ電源供給を行い、
   前記列選択手段で選択されたデータ線を介して、所望の
   列アドレスのスタティックメモリセルの情報のリード動
   作をするようにしたことを特徴とする半導体メモリ。 ２、情報を記憶するダイナミックメモリセルを行方向と
   列方向にマトリクス配列したダイナミックメモリセルア
   レイと、前記ダイナミックメモリセルアレイ中のダイナ
   ミックメモリセルを行方向に共通接続したワード線と、
   前記ダイナミックメモリセルアレイ中のダイナミックメ
   モリセルを列方向に共通接続したビット線と、前記ビッ
   ト線を対にして、この対にしたビット線間の電位差をセ
   ンス増幅する複数のセンスアンプ回路からなるセンスア
   ンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
   ミックメモリセルに対応したスタティックメモリセルか
   らなるスタティックメモリセル行と、このスタティック
   メモリセル行中のスタティックメモリセルとその対応す
   る前記ビット線との間で情報を伝達する転送ゲート手段
   と、所望の行アドレスのダイナミックメモリセルからな
   るダイナミックメモリセル行のワード線を選択する行選
   択手段と、前記スタティックメモリセル行中の所望の列
   アドレスのスタティックメモリセルを選択して前記スタ
   ティックメモリセルとデータ線の間で情報を伝達する列
   選択手段と前記スタティックメモリセルへの電源供給を
   制御する電源供給制御手段とを備え、 前記電源供給制御手段により前記スタティックメモリへ
   の電源供給を停止させておき、前記行選択手段により選
   択されたワード線に共通接続された前記ダイナミックメ
   モリセル行の情報を、前記転送ゲート手段により前記ス
   タティックメモリセル行に転送する際に前記電源供給制
   御手段により前記スタティックメモリへ電源供給を行い
   、前記列選択手段で選択されたデータ線を介して、所望
   の列アドレスのスタティックメモリセルの情報のリード
   および／又はライト動作をし、このリードおよび／又は
   ライト動作した後の前記スタティックメモリセル行の情
   報を、前記転送ゲート手段により、前記行選択手段によ
   り選択されたワード線に共通接続された前記ダイナミッ
   クメモリセル行に転送して再書込みするようにしたこと
   を特徴とする半導体メモリ。