JPS6069735A - 加算器 - Google Patents
加算器Info
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- JPS6069735A JPS6069735A JP17743183A JP17743183A JPS6069735A JP S6069735 A JPS6069735 A JP S6069735A JP 17743183 A JP17743183 A JP 17743183A JP 17743183 A JP17743183 A JP 17743183A JP S6069735 A JPS6069735 A JP S6069735A
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- Japan
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- signal
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- carry signal
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は加算器に関し、特に、多数桁の高速並列加算器
の回路購成に関する。
の回路購成に関する。
従来、高速化？目的とした加算器には１桁上げ先見（ｃ
ａｒｒｙ １ｏｏｋ ａｈｅ、ａｄ 以下ＣＬＡと称す
〕加算器と呼ばれる各ビットの桁上げ信号（ｃａｒｒｙ
）ｔあらかじめめておき、その結果と各ビットとｔ加
え合せる方法が最も一般的で広く用いられている。
ａｒｒｙ １ｏｏｋ ａｈｅ、ａｄ 以下ＣＬＡと称す
〕加算器と呼ばれる各ビットの桁上げ信号（ｃａｒｒｙ
）ｔあらかじめめておき、その結果と各ビットとｔ加
え合せる方法が最も一般的で広く用いられている。
しかし、４桁程度の語長ならば桁上げ信号生成に要する
論理回路規模もそれ程複雑になる事もないが、桁数が多
くなるに従って複雑さが増し、その生成に要する時間も
犬すく、又チップ上に占める面積も大きくなる欠点があ
った。
論理回路規模もそれ程複雑になる事もないが、桁数が多
くなるに従って複雑さが増し、その生成に要する時間も
犬すく、又チップ上に占める面積も大きくなる欠点があ
った。
この改善のため少数ビット（例えば４ビツト」づつ区切
ってグループ別けしてそれぞれＣＬＡ加算加算器底構成
場合があるか、例えば４ビツトに１つグループ間の桁上
げがあり、上位グループの各ビットの桁上げ信号の生成
は下位グループの桁上げ信号の供給ｔうけて後に始まる
。
ってグループ別けしてそれぞれＣＬＡ加算加算器底構成
場合があるか、例えば４ビツトに１つグループ間の桁上
げがあり、上位グループの各ビットの桁上げ信号の生成
は下位グループの桁上げ信号の供給ｔうけて後に始まる
。
第１図は従来のＣＬＡ加算器のブロック図を示している
。第１図に示すＣＬＡ加算器は加数Ａおよび被加数Ｂ共
４ｍ桁μ下の２進加算器である。
。第１図に示すＣＬＡ加算器は加数Ａおよび被加数Ｂ共
４ｍ桁μ下の２進加算器である。
以下数音構成するディジットの桁位置會数全示す記号の
＋ｊフィックスで示す。例えば加数Ａのｎ桁目のディジ
ットはＡｎｔ で示す。４ｍ桁の計算故、前述のように
４ビツト毎にグループ別けしてｍ個のグループ會つくり
、それぞれＣＬＡ加算器１−１〜ｌ−ｍで計算され、必
要な時には上位グループにグループ開拓上げ信号を供給
する。
＋ｊフィックスで示す。例えば加数Ａのｎ桁目のディジ
ットはＡｎｔ で示す。４ｍ桁の計算故、前述のように
４ビツト毎にグループ別けしてｍ個のグループ會つくり
、それぞれＣＬＡ加算器１−１〜ｌ−ｍで計算され、必
要な時には上位グループにグループ開拓上げ信号を供給
する。
各グループのＣＬＡ加ｎ器’１ｃＬＡ加算器ｌ−１を例
にと９説明する。ＣＬＡ加算器１−１は桁上げ発生関数
信号および桁上げ伝搬関数信号発生回路（以下Ｇ−Ｐ発
生回路と称す）１０−１と、桁上げ信号発生回路２０−
１と加算回路３０−１とから構成されている。
にと９説明する。ＣＬＡ加算器１−１は桁上げ発生関数
信号および桁上げ伝搬関数信号発生回路（以下Ｇ−Ｐ発
生回路と称す）１０−１と、桁上げ信号発生回路２０−
１と加算回路３０−１とから構成されている。
加数の下４桁のとす）Ａ３． Ａ２． ＡＩおよびＡＯ
と被加数の下４桁のピッ）Ｂａ、 Ｂ２． Ｂｌおよび
ＢＯとがＧ−Ｐ発生回路１０−１に供給され、４つの桁
上げ発生関数信号Ｇと、４つの桁上げ伝搬関数信号Ｐと
を発生し、それぞれ桁上げ信号発生回路２０−１に供給
する。
と被加数の下４桁のピッ）Ｂａ、 Ｂ２． Ｂｌおよび
ＢＯとがＧ−Ｐ発生回路１０−１に供給され、４つの桁
上げ発生関数信号Ｇと、４つの桁上げ伝搬関数信号Ｐと
を発生し、それぞれ桁上げ信号発生回路２０−１に供給
する。
Ｇ及びＰ信号の発生論理式は次式■による桁上げ信号発
生回路２０−１はＧおよびＰ信号と下位グループからの
グループ開拓上げ信号の供給に応答して桁上げ信号ｃ２
発生し最上位の桁上げ信号は上位グループへ他は加算回
路３０−１に供給するつ発生論理式は次式■による Ｃｎ＋ｘ ＝ Ｏｎ ｍ Ｐｎ ＋Ｏｎ・−−−−−■
加算回路３０−１は、前述の桁上げ信号Ｃと、下位グル
ープからのグループ開拓上げ信号と、 Ｇ −Ｐ発生回
路１０−１からのＰ＠号との供給ｔうけてこの加算勿行
ない、各桁の加算結果Ｓｎ ｆ出力する Ｓｎ ＝Ｃｎ−１−Ｐｎ このように桁上げ信号発生口Ｖｌ＆２Ｏ−ｙＬと加算回
路３０−几とはＣＬＡ加算器１−１？除き他のＣＬＡ加
算器１−２〜１−ｍでは下位グループからのグループ開
拓上げ信号の供給金堂けて初めて動作可能となる。
生回路２０−１はＧおよびＰ信号と下位グループからの
グループ開拓上げ信号の供給に応答して桁上げ信号ｃ２
発生し最上位の桁上げ信号は上位グループへ他は加算回
路３０−１に供給するつ発生論理式は次式■による Ｃｎ＋ｘ ＝ Ｏｎ ｍ Ｐｎ ＋Ｏｎ・−−−−−■
加算回路３０−１は、前述の桁上げ信号Ｃと、下位グル
ープからのグループ開拓上げ信号と、 Ｇ −Ｐ発生回
路１０−１からのＰ＠号との供給ｔうけてこの加算勿行
ない、各桁の加算結果Ｓｎ ｆ出力する Ｓｎ ＝Ｃｎ−１−Ｐｎ このように桁上げ信号発生口Ｖｌ＆２Ｏ−ｙＬと加算回
路３０−几とはＣＬＡ加算器１−１？除き他のＣＬＡ加
算器１−２〜１−ｍでは下位グループからのグループ開
拓上げ信号の供給金堂けて初めて動作可能となる。
第２図は演算時間全表わすタイムチャートである。ｔｌ
はＰ信号Ｇ＠号の生成に要する時間、ｔ２は各ビット
の桁上げ信号生成に要する時間、ｔａは加算に要する時
間全表わしている。ここにおいて前述のようにグループ
２以上の上位グループはその下位グループの桁上げ信号
生成が終了した後。
はＰ信号Ｇ＠号の生成に要する時間、ｔ２は各ビット
の桁上げ信号生成に要する時間、ｔａは加算に要する時
間全表わしている。ここにおいて前述のようにグループ
２以上の上位グループはその下位グループの桁上げ信号
生成が終了した後。
始まる事になシ、第２図における点線で示した時間が下
位グループの処理待ちの時間となり、全くの無駄な時間
となっておシ演算時間が長くなるという欠点がある。
位グループの処理待ちの時間となり、全くの無駄な時間
となっておシ演算時間が長くなるという欠点がある。
本発明の目的は多数桁の加算７行うに当り、加数と被加
数全複数ビットから成る複数個のグループに分は各グル
ープ単位で下位からのグループ開拓上げ信号が有る場合
と無い場合の両方についてＣＬＡ加算器で計算しておき
、下位グループからのグループ開拓上げ信号によって前
記計算結果のどちらか全選択する事によシ高速な加算器
全提供することにある。
数全複数ビットから成る複数個のグループに分は各グル
ープ単位で下位からのグループ開拓上げ信号が有る場合
と無い場合の両方についてＣＬＡ加算器で計算しておき
、下位グループからのグループ開拓上げ信号によって前
記計算結果のどちらか全選択する事によシ高速な加算器
全提供することにある。
本発明の加算器は、複数桁の２進数の加算全行なう加算
器において、前記複数桁？少なくとも２桁以上からなる
複数１固のグループに分は各グループ毎に、 下位グループからの桁上げがない場合について予め計算
する第１の桁上げ先見加算手段と、前記下位グループか
らの桁上げがある場合について予め計算する第２の桁上
げ先見加算手段と、前記第１の桁上げ先見加算手段の計
算結果と前記第２の桁上げ先見加算手段の計算結果との
供給全うけ前記下位、グループから供給される桁上げ信
号がない場合には前記第１の桁上げ先見加算手段の計算
結果を当該グループの各桁の計算結果および上位グルー
プへの桁上げ信号として選択し前記桁上げ信号がある場
合には前記第２の桁上げ先見加算手段の計算結果を当該
グループの各桁の計算結果および上位グループへの桁上
げ信号として選択し出力する選択出力手段とｔ含んで構
成される。
器において、前記複数桁？少なくとも２桁以上からなる
複数１固のグループに分は各グループ毎に、 下位グループからの桁上げがない場合について予め計算
する第１の桁上げ先見加算手段と、前記下位グループか
らの桁上げがある場合について予め計算する第２の桁上
げ先見加算手段と、前記第１の桁上げ先見加算手段の計
算結果と前記第２の桁上げ先見加算手段の計算結果との
供給全うけ前記下位、グループから供給される桁上げ信
号がない場合には前記第１の桁上げ先見加算手段の計算
結果を当該グループの各桁の計算結果および上位グルー
プへの桁上げ信号として選択し前記桁上げ信号がある場
合には前記第２の桁上げ先見加算手段の計算結果を当該
グループの各桁の計算結果および上位グループへの桁上
げ信号として選択し出力する選択出力手段とｔ含んで構
成される。
次に本発明について図面を参照して詳細に説明する。
第３図は本発明の第１の実施例の４ビツトづつで区ぎっ
７’ｌ：１つのグループ（ｎ番目）のブロック図を示す
。第３図の加算器は、Ｇ−Ｐ発生回路１００−ｎ−１と
桁上げ信号及び加算回路２００− ｎ−１とからなる第
１のＣＬＡ加算器と、Ｇ−Ｐ発生回路１００−ｎ−２と
桁上げ信号及び加算回路２００−ｎ−２とからなる第２
のＣＬＡ加算器と、５個の選択回路４００−１１−０〜
４００−ｎ−４とから構成されている。
７’ｌ：１つのグループ（ｎ番目）のブロック図を示す
。第３図の加算器は、Ｇ−Ｐ発生回路１００−ｎ−１と
桁上げ信号及び加算回路２００− ｎ−１とからなる第
１のＣＬＡ加算器と、Ｇ−Ｐ発生回路１００−ｎ−２と
桁上げ信号及び加算回路２００−ｎ−２とからなる第２
のＣＬＡ加算器と、５個の選択回路４００−１１−０〜
４００−ｎ−４とから構成されている。
加数Ａ４ｎ−１〜Ａ４ｎ−４と被加数Ｂ４ｎ−１〜Ｂ１
ｎ−４とが供給されると％第１のＣＬＡ加算器はグルー
プ開拓上げ信号がない場合の加算ケ行ない％第２のＣＬ
Ａ加算器はグループ開拓上げ信号がある場合の加算を行
ない、それぞれ出刃葡選択回路４００− ｎ −Ｑ〜４
００−ｎ−４へ供給する。すなわち第１のＣＬＡ加算器
の桁上げ信号発生回路２ Ｑ −ｎ−１と加算回路３０
− ｎ−１とには予め論理“０′″の固定したグループ
開拓上げ信号が供給されておシ、第２のＣＬＡ加算器の
桁上げ信号発生回路２０− ｎ −２と加算回路３０−
ｎ −２とには予め論理“ｌ“の固定したグループ開
拓上げ信号が供給されている。
ｎ−４とが供給されると％第１のＣＬＡ加算器はグルー
プ開拓上げ信号がない場合の加算ケ行ない％第２のＣＬ
Ａ加算器はグループ開拓上げ信号がある場合の加算を行
ない、それぞれ出刃葡選択回路４００− ｎ −Ｑ〜４
００−ｎ−４へ供給する。すなわち第１のＣＬＡ加算器
の桁上げ信号発生回路２ Ｑ −ｎ−１と加算回路３０
− ｎ−１とには予め論理“０′″の固定したグループ
開拓上げ信号が供給されておシ、第２のＣＬＡ加算器の
桁上げ信号発生回路２０− ｎ −２と加算回路３０−
ｎ −２とには予め論理“ｌ“の固定したグループ開
拓上げ信号が供給されている。
選択回路４００−ｎ−０〜４００−ｎ−４は第１のＣＬ
Ａ加算器と第２のＣＬＡ加算器とからそれぞれ同じ桁の
加算結果の４つのビットの論理値およびグループ開拓上
げ信号が供給される。選択回路４００−ｎ−０〜４００
−ｎ−４がいずれの入力値缶出力値として供給するかは
下位グループからのグループ開拓上げ信号Ｘｎにより定
められる。すなわち供給されるグループ開拓上げ信号Ｘ
ｎの論理［直が“１“の場合（下位グループからのグル
ープ開拓上げ信号がある場合に相当する）には谷選択回
路は第２のＣＬＡ加算器から供給される入力値全選択し
、供給されるグループ開拓上げ信号Ｘｎが論理値“０“
の場合（下位グループからのグループ開拓上げ信号がな
い場合に相当する）には各選択回路は第１のＣＬＡ加算
器から供給される入力値全選択し、出力として計算結果
のｑ！ｒ桁の出力信号５４ｎ−１−８４ｎ−４および上
位グループへのグループ開拓上げ信号Ｘｎ−Ｈ２発生す
る。
Ａ加算器と第２のＣＬＡ加算器とからそれぞれ同じ桁の
加算結果の４つのビットの論理値およびグループ開拓上
げ信号が供給される。選択回路４００−ｎ−０〜４００
−ｎ−４がいずれの入力値缶出力値として供給するかは
下位グループからのグループ開拓上げ信号Ｘｎにより定
められる。すなわち供給されるグループ開拓上げ信号Ｘ
ｎの論理［直が“１“の場合（下位グループからのグル
ープ開拓上げ信号がある場合に相当する）には谷選択回
路は第２のＣＬＡ加算器から供給される入力値全選択し
、供給されるグループ開拓上げ信号Ｘｎが論理値“０“
の場合（下位グループからのグループ開拓上げ信号がな
い場合に相当する）には各選択回路は第１のＣＬＡ加算
器から供給される入力値全選択し、出力として計算結果
のｑ！ｒ桁の出力信号５４ｎ−１−８４ｎ−４および上
位グループへのグループ開拓上げ信号Ｘｎ−Ｈ２発生す
る。
第４図には、第３図で示したｍ個の各グループ金縦続接
続し多数桁（４ｍ桁）會有する加算器全構成した例を示
している。各グループは４桁毎に分割された加数、被加
数全供給され、これに基づいてグループ開拓上げ信号あ
シの場合となしの場合の両方會予め計算しておき、下位
グループからのグループ開拓上げ信号（Ｘ２〜Ｘｍ）の
決定に応答して出力信号８４１１１−１〜ＳＯｋ選択す
る。
続し多数桁（４ｍ桁）會有する加算器全構成した例を示
している。各グループは４桁毎に分割された加数、被加
数全供給され、これに基づいてグループ開拓上げ信号あ
シの場合となしの場合の両方會予め計算しておき、下位
グループからのグループ開拓上げ信号（Ｘ２〜Ｘｍ）の
決定に応答して出力信号８４１１１−１〜ＳＯｋ選択す
る。
第５図に第４図の第１の実施例の演算時間のタイムチャ
ートｉ示す。前述のようにｔｌ はＰ信号。
ートｉ示す。前述のようにｔｌ はＰ信号。
Ｇ信号の生成に要する時間、ｔｚは各ビットの桁上げ信
号生成に要する時間、ｔａは加算に要する時間髪表わす
。ｔ４は下位グループから供給されるグループ開拓上げ
信号に１ｃ答して選択回路が出力信号全選択する時間で
ある。
号生成に要する時間、ｔａは加算に要する時間髪表わす
。ｔ４は下位グループから供給されるグループ開拓上げ
信号に１ｃ答して選択回路が出力信号全選択する時間で
ある。
第５図よシ明かなように第４図の第１の実施例の全演算
時間Ｔは次式で表わされる。
時間Ｔは次式で表わされる。
’Ｉ”ｗ ｔｌ＋１２＋ｔ３＋（ｔｎ−１） ｔ４一方
従来のＣＬＡ加ｎ器では第２図より明がなように全演算
時間ＴＯは次式で表わされる。
従来のＣＬＡ加ｎ器では第２図より明がなように全演算
時間ＴＯは次式で表わされる。
Ｔｏ＝ｔｘ＋ｍｔｚ−４−ｔａ
ここでｔ４は２人力選択回路の伝達時間であｔ）桁上げ
信号生成に要する時間【２に比し関係する回路のゲート
数比較でも容易にわかるように数分の１である。
信号生成に要する時間【２に比し関係する回路のゲート
数比較でも容易にわかるように数分の１である。
ｔｚ）ｔ４
従って
ＴＯ−Ｔ−ΔＴ＝（ｍ−１）（ｔｚ−ｔ４）＞。
上式かられかるように従来のＣＩ、Ａ加算器に比し第１
の実施例の演算時間はＩＴだけ改碧され、しかも桁数が
増大するに従かいその効果は顕著となる。
の実施例の演算時間はＩＴだけ改碧され、しかも桁数が
増大するに従かいその効果は顕著となる。
第６図には本発明の第２の実施例のブロック図が示しで
ある。第２の実施例は、第１の実施例に比しＧ−Ｐ発生
回路が１個で構成で＠、第１の実施例に比しハードウェ
アの削減に寄与できる。動作及びその他の効果について
は第１の実施例と同じ故説明を省略する。
ある。第２の実施例は、第１の実施例に比しＧ−Ｐ発生
回路が１個で構成で＠、第１の実施例に比しハードウェ
アの削減に寄与できる。動作及びその他の効果について
は第１の実施例と同じ故説明を省略する。
本発明には予め下位グループからのグループ開拓上げ信
号ありの場合とない場合の双方の加算？しておき下位グ
ループからのグループ開拓上げ信号の決定に応答して出
力信号を選択決定することにより桁数の多い場合の加算
演算時間？格段に短縮できるという効果がある。
号ありの場合とない場合の双方の加算？しておき下位グ
ループからのグループ開拓上げ信号の決定に応答して出
力信号を選択決定することにより桁数の多い場合の加算
演算時間？格段に短縮できるという効果がある。
第１図は従来の桁上げ先見加算器のブロック図、第２図
はその演算時間のタイムチャート、第３図は本発明の第
１の実施例會示すｌグループのブロック図、第４図は第
３図の複数グループのときの接続図、第５図は第４図の
実施例の演算時間のタイムチャート、第６図は本発明の
第２の実施例を示すブロック図である。 １−１．１−ｍ・・・・・・悄上げ先見加算器（ＣＬＡ
加算器ン、２−１． ２−ｍ、２００−ｎ−１，２００
−ｎ−２・・・・・・桁上げ信号及び加算回路、１０−
１゜１０−ｍ、Ｚｏｏ −１，１００−ｎ−１，１００
−ｎ−２・・・・・・桁上げ発生関数信号および桁上げ
伝搬関数信号発生回路（Ｇ−Ｐ発生回路）、２０−１゜
２０−ｍ、２Ｏ−ｎ−１，２Ｏ−ｎ−２・−＝桁上げ信
号発生回路、３０−１． ３０−ｍ、３Ｏ−ｎ−１，３
Ｑ−ｎ−２・・・−”加算回路、４００−ｎ−０〜４０
０−ｎ−４・・・・・・選択回路。 代理人 弁理士 内 原 ２″ ′５１１、−７ １、 １１ 仁。 ’ｆ、 ｌ １２Ｉ Ｓ４訃ｒ ５ｎｘ２３（ＩＴ−３Ｊダｌ−ダ早づ 旧
はその演算時間のタイムチャート、第３図は本発明の第
１の実施例會示すｌグループのブロック図、第４図は第
３図の複数グループのときの接続図、第５図は第４図の
実施例の演算時間のタイムチャート、第６図は本発明の
第２の実施例を示すブロック図である。 １−１．１−ｍ・・・・・・悄上げ先見加算器（ＣＬＡ
加算器ン、２−１． ２−ｍ、２００−ｎ−１，２００
−ｎ−２・・・・・・桁上げ信号及び加算回路、１０−
１゜１０−ｍ、Ｚｏｏ −１，１００−ｎ−１，１００
−ｎ−２・・・・・・桁上げ発生関数信号および桁上げ
伝搬関数信号発生回路（Ｇ−Ｐ発生回路）、２０−１゜
２０−ｍ、２Ｏ−ｎ−１，２Ｏ−ｎ−２・−＝桁上げ信
号発生回路、３０−１． ３０−ｍ、３Ｏ−ｎ−１，３
Ｑ−ｎ−２・・・−”加算回路、４００−ｎ−０〜４０
０−ｎ−４・・・・・・選択回路。 代理人 弁理士 内 原 ２″ ′５１１、−７ １、 １１ 仁。 ’ｆ、 ｌ １２Ｉ Ｓ４訃ｒ ５ｎｘ２３（ＩＴ−３Ｊダｌ−ダ早づ 旧
Claims (2)
- （１）複数桁の２進数の加算上行なう加算器において、
前記複数桁を少なくとも２桁以上からなる複数個のグル
ープに分は各グループ毎に。 下位グループからの桁上げがない場合について予め計算
する第１の桁上げ先見加算手段と、前記下位グループか
らの桁上げがある場合について予め計算する第２の桁上
げ先見加算手段と。 前記第１の桁上げ先見加算手段の計算結果と前記第２の
桁上げ先見加算手段の計算結果との供給上うけ前記下位
グループから供給される桁上げ信号がない場合には前記
第１の桁上げ先見加算手段の計算結果を当該グループの
各桁の計算結果および上位グループへの桁上げ信号とし
て選択し前記桁上げ信号がある場合には前記第２の桁上
げ先見加算手段の計算結果金当該グループの各桁の計算
結果および上位グループへの桁上げ信号として選択し出
力する選択出力手段とｔ含むことｔ特徴とする加算器。 - （２） 各グループに設けられる第１の桁上げ先見加算
手段と第２の桁上げ先見加算手段とは唯一共通の桁上げ
発生関数信号および桁上げ伝搬関数信号発生手段を含む
ことｔ特徴とする特許請求の範囲第（１）項記載Ｑ加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17743183A JPS6069735A (ja) | 1983-09-26 | 1983-09-26 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17743183A JPS6069735A (ja) | 1983-09-26 | 1983-09-26 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069735A true JPS6069735A (ja) | 1985-04-20 |
Family
ID=16030817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17743183A Pending JPS6069735A (ja) | 1983-09-26 | 1983-09-26 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296427A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | 算術論理ユニツトとその駆動方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166740A (en) * | 1979-06-13 | 1980-12-26 | Fujitsu Ltd | Addition system |
| JPS56152046A (en) * | 1980-04-25 | 1981-11-25 | Nec Corp | Arithmetic and logic circuit |
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
-
1983
- 1983-09-26 JP JP17743183A patent/JPS6069735A/ja active Pending
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