JPS6069892A - 不揮発性メモリのデコ−ダ回路 - Google Patents
不揮発性メモリのデコ−ダ回路Info
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- JPS6069892A JPS6069892A JP58177585A JP17758583A JPS6069892A JP S6069892 A JPS6069892 A JP S6069892A JP 58177585 A JP58177585 A JP 58177585A JP 17758583 A JP17758583 A JP 17758583A JP S6069892 A JPS6069892 A JP S6069892A
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- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の枝術分野〕
本発明は不揮発性メモリに係り、特に周辺回路にＣＭ
ＯＳを用いたＥＰＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａ−皿ｎ；ｄ〕ｌｅ ＲＯＭ ）等のデコ
ーダ回路に関する。
ＯＳを用いたＥＰＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａ−皿ｎ；ｄ〕ｌｅ ＲＯＭ ）等のデコ
ーダ回路に関する。
第１図を参照して従来装置を説明する。第１図は周辺回
路にＣＭＯ８を用いたＥＦＲＯＭのロウデコーダ回路の
回路図である。外部から与えられるアドレス信号は図示
しないロウデコーダ選択信号を作るためのプリデコーダ
を介してＮＡＮＤ回路Ｇ１にエンハンスメ７トＭＮｆ’
ｖノネルＦＥＴ （以下「Ｅ型ＮチャンネルＦＥＴ Ｊ
という）Ｔ１ を介してノードＮ２に与えられる。ノー
ドＮ２にはＥ型ＮチャンネルＦＥＴＴ２を介してＶｃｃ
電源が与えられると共に、Ｅ型Ｐチャンネ／Ｌ’ＦＥＴ
Ｔ３を介して読出、１込を切換える切換電源ＳＷ（読出
時にはＶＣＣ、’４４込には高電圧の■１．）が与えら
れる。ノードＮ２の電位はＥ型ＰチャンネルＦＥＴＴ４
およびＥ型ＮチャンネルＦＥＴＴ５からなるインバータ
を介してノードＮ３ で反転され、図示しないワード線
に与えられる。なお、Ｅ型ＮチャンネルＦＥＴＴ□、Ｔ
２ のゲートには、それぞれワード線選択信号を作るプ
リデコーダの出力であるワード線選択信号Ａ２人が与え
られ、Ｅ型ＰチャンネルＦＥＴＴ ３のゲートにはノー
トＮ３ の電位が与えられる。なお、このノードＮ３
はワード線に接続されている。
路にＣＭＯ８を用いたＥＦＲＯＭのロウデコーダ回路の
回路図である。外部から与えられるアドレス信号は図示
しないロウデコーダ選択信号を作るためのプリデコーダ
を介してＮＡＮＤ回路Ｇ１にエンハンスメ７トＭＮｆ’
ｖノネルＦＥＴ （以下「Ｅ型ＮチャンネルＦＥＴ Ｊ
という）Ｔ１ を介してノードＮ２に与えられる。ノー
ドＮ２にはＥ型ＮチャンネルＦＥＴＴ２を介してＶｃｃ
電源が与えられると共に、Ｅ型Ｐチャンネ／Ｌ’ＦＥＴ
Ｔ３を介して読出、１込を切換える切換電源ＳＷ（読出
時にはＶＣＣ、’４４込には高電圧の■１．）が与えら
れる。ノードＮ２の電位はＥ型ＰチャンネルＦＥＴＴ４
およびＥ型ＮチャンネルＦＥＴＴ５からなるインバータ
を介してノードＮ３ で反転され、図示しないワード線
に与えられる。なお、Ｅ型ＮチャンネルＦＥＴＴ□、Ｔ
２ のゲートには、それぞれワード線選択信号を作るプ
リデコーダの出力であるワード線選択信号Ａ２人が与え
られ、Ｅ型ＰチャンネルＦＥＴＴ ３のゲートにはノー
トＮ３ の電位が与えられる。なお、このノードＮ３
はワード線に接続されている。
次に、第１図の回路の動作を説明する。
ＮＡＮＤＮ路Ｇ１の出力（ノー）４Ｎ１の′電位）がＬ
Ｉ＋のとき、ワード線選択信号Ａ、λが（Ｈ，Ｌ）→（
Ｌ、旧に切換ると、ＦＥＴＴ１． Ｔ２はそれぞれオフ
、オンになり、ノードＮ２はＦＥＴＴ２によって充電さ
れて電位が上り、やがてＦＥＴＴ４ ｓ Ｔｓからなる
インバータのしきい値電圧に達する。ノードＮ２ の電
位がインバータのしきい値電圧に達すると、ノードＮ３
の電位は下り始めてＦＥＴＴ ３はオンになり、ノード
Ｎ２の１１シ位は切換電源ＳＷと同じになり、インバー
タは完全にオフになってノードＮ３ の電位はｖｓｓに
下る。このようにノードＮ３はＬ”になるので、対応す
るワード線は選択されない。
Ｉ＋のとき、ワード線選択信号Ａ、λが（Ｈ，Ｌ）→（
Ｌ、旧に切換ると、ＦＥＴＴ１． Ｔ２はそれぞれオフ
、オンになり、ノードＮ２はＦＥＴＴ２によって充電さ
れて電位が上り、やがてＦＥＴＴ４ ｓ Ｔｓからなる
インバータのしきい値電圧に達する。ノードＮ２ の電
位がインバータのしきい値電圧に達すると、ノードＮ３
の電位は下り始めてＦＥＴＴ ３はオンになり、ノード
Ｎ２の１１シ位は切換電源ＳＷと同じになり、インバー
タは完全にオフになってノードＮ３ の電位はｖｓｓに
下る。このようにノードＮ３はＬ”になるので、対応す
るワード線は選択されない。
ＮＡＮＤ ｌす回路Ｇ１の出力がＬ”のままでワード線
１：ｉり択信号Ａ２人が（Ｌ、Ｈ）→（Ｈ，Ｌ）に切換
ると。
１：ｉり択信号Ａ２人が（Ｌ、Ｈ）→（Ｈ，Ｌ）に切換
ると。
ＦＥＴＴ□、Ｔ２はそれぞれオン、オフになる。ノード
Ｎ２の電位がオンになったＦＥＴ Ｔ １を介する放電
によって下げられ、インバータのしきい値電圧より低く
なると、ノートＮ３の電位は上昇する。ノードＮ３が６
Ｈ”になるとＦＥＴＴ３はオフになり、ノードＮの電位
はＶ （”Ｌ”）、ノードＮ３の電位は切換２ ８５ 電激ＳＷの電位にそれぞれ等しくなって安定する。
Ｎ２の電位がオンになったＦＥＴ Ｔ １を介する放電
によって下げられ、インバータのしきい値電圧より低く
なると、ノートＮ３の電位は上昇する。ノードＮ３が６
Ｈ”になるとＦＥＴＴ３はオフになり、ノードＮの電位
はＶ （”Ｌ”）、ノードＮ３の電位は切換２ ８５ 電激ＳＷの電位にそれぞれ等しくなって安定する。
このようにノードＮ３の電位は切換電源ＳＷの電位に等
しくなるので、対応するワード線には書込用の■ｐｐ、
読出用の”ｃｃが与えられることになる。
しくなるので、対応するワード線には書込用の■ｐｐ、
読出用の”ｃｃが与えられることになる。
ワード線選択信号Ａ１人が（Ｈ，Ｌ）のままでＮＡＮＤ
Ｎ路Ｇ□の出力がＬ”からＨ”に切換ると。
Ｎ路Ｇ□の出力がＬ”からＨ”に切換ると。
ノードＮ２はＦＥＴ Ｔ 、を通じて充電され、ノード
Ｎ３は”Ｌ”になる。そして、 ＦＥＴＴ３がオンにな
り。
Ｎ３は”Ｌ”になる。そして、 ＦＥＴＴ３がオンにな
り。
ノードＮ２は切換電源ＳＷまで引上げられて安定する。
このようにノードＮ３は′Ｌ″になるので、対応するワ
ード線は選択されない。
ード線は選択されない。
ところで、第１図に示す回路では、ＮＡＮＤ回路ＧＬの
出力がＬ”でワード線選択信号Ａ、入が（Ｈ，、Ｌ ）
→（Ｌ 、 Ｈ）に切換ったときに、Ｆ’ＥＴＴ３がオ
ンになる前の状態では、ノードＮ２ の電位はＶ６ｃｍ
Ｖｉｌ、（Ｎ２） （／ −）ｊＮ２ノ電位ノ分りけ、
１バイアスを受けたときのＦＥＴ Ｔ ３の”ｔｈであ
る）までしか上らない。このため、■ｃｏを下げていく
とノードＮ２の電位がＦＥＴＴ４． Ｔ５からなるイン
バータのしきい値抜で達しなくなることがある。特ニ、
エンハンスメント型のＦＥＴのパックケートバイアス効
果が太きいときは−ＶＣＧを下げていくと回路が正常に
機能せず、■ｃｃマージンが狭＜ ｌｚることかある”
ｃｃ ｍ ｉｎ嬌３Ｖ ）。また、ＤＣ的に機能すると
しても、ＦＥＴＴ２を介してノードＮ２を充電するのに
時間がかかり、動作速度が低下するという欠点が生じる
。
出力がＬ”でワード線選択信号Ａ、入が（Ｈ，、Ｌ ）
→（Ｌ 、 Ｈ）に切換ったときに、Ｆ’ＥＴＴ３がオ
ンになる前の状態では、ノードＮ２ の電位はＶ６ｃｍ
Ｖｉｌ、（Ｎ２） （／ −）ｊＮ２ノ電位ノ分りけ、
１バイアスを受けたときのＦＥＴ Ｔ ３の”ｔｈであ
る）までしか上らない。このため、■ｃｏを下げていく
とノードＮ２の電位がＦＥＴＴ４． Ｔ５からなるイン
バータのしきい値抜で達しなくなることがある。特ニ、
エンハンスメント型のＦＥＴのパックケートバイアス効
果が太きいときは−ＶＣＧを下げていくと回路が正常に
機能せず、■ｃｃマージンが狭＜ ｌｚることかある”
ｃｃ ｍ ｉｎ嬌３Ｖ ）。また、ＤＣ的に機能すると
しても、ＦＥＴＴ２を介してノードＮ２を充電するのに
時間がかかり、動作速度が低下するという欠点が生じる
。
上記のＶ。。マージンが狭くなり、！ｌＯノ作速度が低
下するという欠点は、ワード線選択信号Ａ１人が（Ｉｌ
、 Ｌ ）でＮＡＮＤＩ！ノ１路Ｇ１の出力が′Ｌ”
からＩ（”に切換るときにも生じる。
下するという欠点は、ワード線選択信号Ａ１人が（Ｉｌ
、 Ｌ ）でＮＡＮＤＩ！ノ１路Ｇ１の出力が′Ｌ”
からＩ（”に切換るときにも生じる。
［イ＾ｊｊｌＪの目的］
本発明は上記の如き従来技術の欠点を克服するためにな
されたもので、■ｃｃマージンが広くかつ高速動作に適
した不揮発性メモリのデコーダ回路を提供することを目
的とする。
されたもので、■ｃｃマージンが広くかつ高速動作に適
した不揮発性メモリのデコーダ回路を提供することを目
的とする。
上記の目的を実現するため本発明は、プリデコーダとイ
ンバータの間に設けたトランスファーゲートに、ノ々ツ
クゲートバイアス効果の弱いイントリンシック型ＦＥＴ
を用いた不揮発性メモリのデコーダ回路を提供するもの
である。
ンバータの間に設けたトランスファーゲートに、ノ々ツ
クゲートバイアス効果の弱いイントリンシック型ＦＥＴ
を用いた不揮発性メモリのデコーダ回路を提供するもの
である。
し発明の実施例〕
以下、第２図乃至第４図を参照して本発明のいくつかの
実姉例を説明する。なお、以下の図面の説明において同
一要素は同一符号で示す。第２図は一実施例の回路図で
ある。第１図のＮＡＮＤ回路Ｇ１ に対応する回路は、
ゲートにｖｓｓが与えられたＰチャンネルアクティブロ
ードＦＥＴＴ１□ト、直列接続された少なくとも２個の
ＦＥＴＴ１２〜Ｔ１３により構成され、エンハンスメン
ト型のＦＥＴＴ１’、Ｔ２がインドリン／ツク型Ｎチャ
ンネルＦＥＴ （ｙ下。
実姉例を説明する。なお、以下の図面の説明において同
一要素は同一符号で示す。第２図は一実施例の回路図で
ある。第１図のＮＡＮＤ回路Ｇ１ に対応する回路は、
ゲートにｖｓｓが与えられたＰチャンネルアクティブロ
ードＦＥＴＴ１□ト、直列接続された少なくとも２個の
ＦＥＴＴ１２〜Ｔ１３により構成され、エンハンスメン
ト型のＦＥＴＴ１’、Ｔ２がインドリン／ツク型Ｎチャ
ンネルＦＥＴ （ｙ下。
「Ｉ型ＮチャンネルＦＥＴＪという）Ｔ６．Ｔ７で置き
（ぜｔえられる。
（ぜｔえられる。
イツトリッツツク型のＦＥＴはしきい値電圧ｖｔｈがほ
ぼ零（Ｖｔｈ”：、 ＯＶ ）であり（エンハンスメン
ト型ではＶＢ、鴇０．８Ｖ）、チャンネル部の不純物濃
度が低いために基板・ζイアス効果も弱い。従って、ノ
ードＮ２の電位はＦＥＴＴ６． Ｔ７によって十分速く
”Ｈ”に充電され、■ｃｃマージンの拡大と高速比が可
能になる。
ぼ零（Ｖｔｈ”：、 ＯＶ ）であり（エンハンスメン
ト型ではＶＢ、鴇０．８Ｖ）、チャンネル部の不純物濃
度が低いために基板・ζイアス効果も弱い。従って、ノ
ードＮ２の電位はＦＥＴＴ６． Ｔ７によって十分速く
”Ｈ”に充電され、■ｃｃマージンの拡大と高速比が可
能になる。
第２図の回路の動作は第１図の回路の動作とほぼ同じで
あるが、イントリンシック型のＦＥＴではしきい値笛、
圧ｖ＋ｈ−８＝Ｏであるため、書込時のワード線選択イ
汀号Ａ２人の“ＨＩＩはＶＣｃ−ＩＶ程度となるように
する必要がある。さもブよくば、ノードＮ２が５Ｗ（Ｖ
ｐｐ）、 Ａ、入が（Ｈ，Ｌ）テ／ −１’Ｎ１がＶｏ
、 （ＦＥＴＴ１２〜Ｔ１３のいずれかがオフしている
場合）のとき、インドリノノック型のＦＥＴＴ６を通じ
てノードＮ□からノードＮ２へと電流がθｆｉ）れるこ
とかあるからであり、Ａ２人が（Ｌ、Ｈ）のときにイン
トリンシック型のＦＥＴＴ７を通してノードＮ２から■
ＣＣ電蔚へと電流が流れることかあるからである（ノー
ドＮ２ の電位が低下することにより、ワード線のレベ
ルがｖｓｓより上るおそれがある）。
あるが、イントリンシック型のＦＥＴではしきい値笛、
圧ｖ＋ｈ−８＝Ｏであるため、書込時のワード線選択イ
汀号Ａ２人の“ＨＩＩはＶＣｃ−ＩＶ程度となるように
する必要がある。さもブよくば、ノードＮ２が５Ｗ（Ｖ
ｐｐ）、 Ａ、入が（Ｈ，Ｌ）テ／ −１’Ｎ１がＶｏ
、 （ＦＥＴＴ１２〜Ｔ１３のいずれかがオフしている
場合）のとき、インドリノノック型のＦＥＴＴ６を通じ
てノードＮ□からノードＮ２へと電流がθｆｉ）れるこ
とかあるからであり、Ａ２人が（Ｌ、Ｈ）のときにイン
トリンシック型のＦＥＴＴ７を通してノードＮ２から■
ＣＣ電蔚へと電流が流れることかあるからである（ノー
ドＮ２ の電位が低下することにより、ワード線のレベ
ルがｖｓｓより上るおそれがある）。
第３図は第２図のワード線選択信号Ａ、Ａのレイルを調
整するレベル調整回路の回路図である。
整するレベル調整回路の回路図である。
第３図（ａｌにおいて、ワード線選択信号Ａはアドレス
信号Ａｉ、Ａｊを入力とするＮＡＮＤ回路Ｇ２ の出力
として与えられ、出力のレベルはＥ型ＮチャンネルＦＥ
ＴＴ１５によって調整される。ここで、ＦＥＴＴ１５の
ソースにはＶ、Ｎ源が与えられ、ゲートにはｊｔｆｌＪ
御信号りが与えられる。また、第３図ｔｂ）においてワ
ード線選択信号人はＮＡＮＤ回路Ｇ２ の出力をＮＯＴ
回路Ｇ３で反転した信号として与えられ、そのレベルは
Ｅ型ＮチャンネルＦＦＪＴＴ１．によって調整される。
信号Ａｉ、Ａｊを入力とするＮＡＮＤ回路Ｇ２ の出力
として与えられ、出力のレベルはＥ型ＮチャンネルＦＥ
ＴＴ１５によって調整される。ここで、ＦＥＴＴ１５の
ソースにはＶ、Ｎ源が与えられ、ゲートにはｊｔｆｌＪ
御信号りが与えられる。また、第３図ｔｂ）においてワ
ード線選択信号人はＮＡＮＤ回路Ｇ２ の出力をＮＯＴ
回路Ｇ３で反転した信号として与えられ、そのレベルは
Ｅ型ＮチャンネルＦＦＪＴＴ１．によって調整される。
第３図（ａ） 、 （ｂ）に示す回路の動作は次のよつ
になる。まず第３図（ａｌにおいて、読出時には制ｉ’
Ａ＋ｌ信号りはｖｓｓになっており、ＦＥＴＴ１５はオ
フになっている。ところが、刹適時には制御信号りはｖ
ｓｓからＶ。Ｃに変るので、ＦＥＴ Ｔ□５はオンにな
り、 ＮｋＮＤ回路Ｇ２の出力はＦＥＴ Ｔ １５を介
して放電される。
になる。まず第３図（ａｌにおいて、読出時には制ｉ’
Ａ＋ｌ信号りはｖｓｓになっており、ＦＥＴＴ１５はオ
フになっている。ところが、刹適時には制御信号りはｖ
ｓｓからＶ。Ｃに変るので、ＦＥＴ Ｔ□５はオンにな
り、 ＮｋＮＤ回路Ｇ２の出力はＦＥＴ Ｔ １５を介
して放電される。
このとき、ＦＥＴＴ１５のオン抵抗を適当に選ぶと、ワ
ード線選択情号へ〇）Ｉ（″をＶ、ｃ−Ｉ Ｖ程度にす
ることができる。なお、上記の事情は第３図（ｂ）の回
路についても同様である。
ード線選択情号へ〇）Ｉ（″をＶ、ｃ−Ｉ Ｖ程度にす
ることができる。なお、上記の事情は第３図（ｂ）の回
路についても同様である。
第４図はトランスファゲートに常にＨ”が与えられてい
る場合の、本発明の他の実施例の回路図である。トラン
スファーゲートには■型ＮチャンネルＦｇＴＴ を用い
、ゲートに制ｉｒｔ＋＋信号Ｃを与え４ る。読。出時には制ｈｌ信号ＣはＶ。。となり、Ｍ（適
時には制御１信号Ｃはｙｃ６−１ｖとなるようにする。
る場合の、本発明の他の実施例の回路図である。トラン
スファーゲートには■型ＮチャンネルＦｇＴＴ を用い
、ゲートに制ｉｒｔ＋＋信号Ｃを与え４ る。読。出時には制ｈｌ信号ＣはＶ。。となり、Ｍ（適
時には制御１信号Ｃはｙｃ６−１ｖとなるようにする。
上記の如く本発明によれば、トランス７了−ゲートにパ
ックゲートバイアス効果の少いインドリノノック型のＦ
ＥＴを用いたので、Ｖｃｃマージンを拡大しくｖＣＣｍ
Ｉｏ＜２ｖ）、かつ動作を高速化することのできる不休
発性メモリのデコーダ回路を得ろことができる。
ックゲートバイアス効果の少いインドリノノック型のＦ
ＥＴを用いたので、Ｖｃｃマージンを拡大しくｖＣＣｍ
Ｉｏ＜２ｖ）、かつ動作を高速化することのできる不休
発性メモリのデコーダ回路を得ろことができる。
第１図は従来装置の一構成例の回路図、第２図は本発明
の一実施例の回路図、第３図は第２図に示す実施例の信
号Ａ２人のレベルを調整する回路の回路図、第４図は本
発明の他の実施例の回路図である。 Ｇ□、Ｇ２・・・ＮＡＮＤ回路、Ｇ３・・・ＮＯＴ回路
、Ｔ１゜Ｔ２．Ｔ５．Ｔ１□＃ Ｔ１３１ Ｔ□５・・
・エンノ１ンスメント型ＮチャンネルＦＥＴ、 Ｔ３
ｔ Ｔ４ ＋ Ｔ１１・・・エンノ＼ンスメント型Ｐチ
ャンネルＦＥＴ、 Ｔ６． Ｔ７． Ｔ１４・・・イン
ドリノノック型ＮチャンネルＦＥＴ ０ 出願人代狸人 猪 股 清 第１図 ＶＳＳ 第２図 第３図（ａ） ＶＳＳ 第３図（ｂｌ ＶＳＳ 第４図 ＳＳ
の一実施例の回路図、第３図は第２図に示す実施例の信
号Ａ２人のレベルを調整する回路の回路図、第４図は本
発明の他の実施例の回路図である。 Ｇ□、Ｇ２・・・ＮＡＮＤ回路、Ｇ３・・・ＮＯＴ回路
、Ｔ１゜Ｔ２．Ｔ５．Ｔ１□＃ Ｔ１３１ Ｔ□５・・
・エンノ１ンスメント型ＮチャンネルＦＥＴ、 Ｔ３
ｔ Ｔ４ ＋ Ｔ１１・・・エンノ＼ンスメント型Ｐチ
ャンネルＦＥＴ、 Ｔ６． Ｔ７． Ｔ１４・・・イン
ドリノノック型ＮチャンネルＦＥＴ ０ 出願人代狸人 猪 股 清 第１図 ＶＳＳ 第２図 第３図（ａ） ＶＳＳ 第３図（ｂｌ ＶＳＳ 第４図 ＳＳ
Claims (1)
- 【特許請求の範囲】 アドレス信号を少なくともひとつのプリデコーダおよび
トランスファーゲートを介してデコードし、このデコー
ド信号をインノ２−夕を介してワード線に出力する不揮
発性メモリのデコーダ回路において。 Ｍｆｌ ｎｅ ）ランスファーゲートにイツトリン７ツ
ク型ＦＥ１”を用いることを特徴とする不揮発性メモリ
のデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177585A JPS6069892A (ja) | 1983-09-26 | 1983-09-26 | 不揮発性メモリのデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177585A JPS6069892A (ja) | 1983-09-26 | 1983-09-26 | 不揮発性メモリのデコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069892A true JPS6069892A (ja) | 1985-04-20 |
Family
ID=16033546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177585A Pending JPS6069892A (ja) | 1983-09-26 | 1983-09-26 | 不揮発性メモリのデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04208566A (ja) * | 1990-07-27 | 1992-07-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
-
1983
- 1983-09-26 JP JP58177585A patent/JPS6069892A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPH04208566A (ja) * | 1990-07-27 | 1992-07-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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