JPH0212694A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0212694A JPH0212694A JP63162942A JP16294288A JPH0212694A JP H0212694 A JPH0212694 A JP H0212694A JP 63162942 A JP63162942 A JP 63162942A JP 16294288 A JP16294288 A JP 16294288A JP H0212694 A JPH0212694 A JP H0212694A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＭＯＳトランジスタ構成のダイナミック動作形式の半導
体記憶装置に係り、詳しくは同半導体記憶装置のビット
線プリチャージ機構に関し、プリチャージ用消費電力の
低減、プリチャージ及びディスチャージの際の過渡電流
の低減を可能にすることを目的とし、 各ビット線に対して接続された各プリチャージ用ＭＯ３
ｌ〜ランジスタを一斉に導通させてその各ピッ１−線を
プリヂせ−ジするプリチャージ機構が設けられ、前記プ
リチャージ用ＭＯ３Ｉヘランジスタとビット線を挟んで
各ビット線に対して接続された各選択用ＭＯＳ １〜ラ
ンジスタを択一的に導通させて、各ビット線のうら１つ
を選択してデータを各ビット線共用の出力線に出力する
半導体記憶装置において、前記プリチャージ機構に前記
ビット線へのプリチャージ量を低下させる低減手段を形
成するとともに、前記出力線に対してプリチャ−ジ電源
を第２のプリチャージ用ＭＯＳトランジスタを介して接
続するように構成する。
体記憶装置に係り、詳しくは同半導体記憶装置のビット
線プリチャージ機構に関し、プリチャージ用消費電力の
低減、プリチャージ及びディスチャージの際の過渡電流
の低減を可能にすることを目的とし、 各ビット線に対して接続された各プリチャージ用ＭＯ３
ｌ〜ランジスタを一斉に導通させてその各ピッ１−線を
プリヂせ−ジするプリチャージ機構が設けられ、前記プ
リチャージ用ＭＯ３Ｉヘランジスタとビット線を挟んで
各ビット線に対して接続された各選択用ＭＯＳ １〜ラ
ンジスタを択一的に導通させて、各ビット線のうら１つ
を選択してデータを各ビット線共用の出力線に出力する
半導体記憶装置において、前記プリチャージ機構に前記
ビット線へのプリチャージ量を低下させる低減手段を形
成するとともに、前記出力線に対してプリチャ−ジ電源
を第２のプリチャージ用ＭＯＳトランジスタを介して接
続するように構成する。
［産業上の利用分野］
本発明はＭＯＳトランジスタ構成のダイナミック動作形
式の半導体記ｔ’３装置に係り、詳しくはその半導体記
憶装置のビット線プリチャージ機構に関するものである
。
式の半導体記ｔ’３装置に係り、詳しくはその半導体記
憶装置のビット線プリチャージ機構に関するものである
。
ダイナミック動作形式の半導体記憶装置では各メモリセ
ルのデータを読み出す場合、ビット線をプリチャージさ
せた後にメモリセルデータに応じてディスチャージさせ
、その時の読み出ツメモリセルに対応するビット線の状
態をそのメモリセルのデータとして読み出すようになっ
ている。従って、ダイナミック動作形式の半導体記憶装
置にはそのためのビット線ブリチレージ機構が設けられ
ている。
ルのデータを読み出す場合、ビット線をプリチャージさ
せた後にメモリセルデータに応じてディスチャージさせ
、その時の読み出ツメモリセルに対応するビット線の状
態をそのメモリセルのデータとして読み出すようになっ
ている。従って、ダイナミック動作形式の半導体記憶装
置にはそのためのビット線ブリチレージ機構が設けられ
ている。
［従来の技術］
従来、ＭＯＳトランジスタ構成のダイナミック動作形式
の半導体記憶装置、例えば第３図に示すようなダイナミ
ックＲＯＭ回路においては、プリチャージ用のエンハン
スメント型ＭｏＳトランジスタ（以下、ＭＯＳ ｌヘラ
ンジスタを単にＭＯ８Ｔｒという）１はその各ソースが
対応するビット線８１、Ｂ２，８３．８４に接続され、
ドレインがプリチャージ電源ＣＣに接続されている。プ
リチャージ用の各ＭＯ３Ｔｒ１のゲートにはプリチャー
ジ信号入力線２が接続されて、その入力線２には第４図
に示すプリチャージ信号Φ１が入力される。又、各ビッ
ト線８１〜Ｂ４にはディスチャージ用のエンハンスメン
トＷＭＯ８Ｔｒ３と、エンハンスメント型又はデイプレ
ッション型の予め定めた組合せよりなる５個のＭＯ８Ｔ
ｒ４が直列に接続されてなるメモリセルが繋がれている
。そして、ディスチャージ用のＭＯ８Ｔｒ３を除く各Ｍ
Ｏ３Ｔｒ４のゲートはそれぞれワードラインデコーダか
らのびるワード線ＷＯ−Ｗ、１に接続されている。又、
ディスチャージ用の各ＭＯ８Ｔｒ３のゲートはディスチ
ャージ信号入力線５に接続され、その入力線５はインバ
ータ回路６を介して前記プリチャージ信号入力線２に接
続されている。
の半導体記憶装置、例えば第３図に示すようなダイナミ
ックＲＯＭ回路においては、プリチャージ用のエンハン
スメント型ＭｏＳトランジスタ（以下、ＭＯＳ ｌヘラ
ンジスタを単にＭＯ８Ｔｒという）１はその各ソースが
対応するビット線８１、Ｂ２，８３．８４に接続され、
ドレインがプリチャージ電源ＣＣに接続されている。プ
リチャージ用の各ＭＯ３Ｔｒ１のゲートにはプリチャー
ジ信号入力線２が接続されて、その入力線２には第４図
に示すプリチャージ信号Φ１が入力される。又、各ビッ
ト線８１〜Ｂ４にはディスチャージ用のエンハンスメン
トＷＭＯ８Ｔｒ３と、エンハンスメント型又はデイプレ
ッション型の予め定めた組合せよりなる５個のＭＯ８Ｔ
ｒ４が直列に接続されてなるメモリセルが繋がれている
。そして、ディスチャージ用のＭＯ８Ｔｒ３を除く各Ｍ
Ｏ３Ｔｒ４のゲートはそれぞれワードラインデコーダか
らのびるワード線ＷＯ−Ｗ、１に接続されている。又、
ディスチャージ用の各ＭＯ８Ｔｒ３のゲートはディスチ
ャージ信号入力線５に接続され、その入力線５はインバ
ータ回路６を介して前記プリチャージ信号入力線２に接
続されている。
前記プリチャージ用ＭＯ８Ｔｒ１と対向する側の各ビッ
ト線８１〜Ｂ４には選択用のエンハンスメント型ＭＯ３
Ｔｒ７がそれぞれ接続され、その各ＭＯ３Ｔｒ７は各ビ
ット線８１〜Ｂ４が共用する１本の出力線８に接続され
ている。各選択用ＭＯ８Ｔｒ７のゲートは対応するワー
ド線Ｗ５〜Ｗ８にそれぞれ接続されている。
ト線８１〜Ｂ４には選択用のエンハンスメント型ＭＯ３
Ｔｒ７がそれぞれ接続され、その各ＭＯ３Ｔｒ７は各ビ
ット線８１〜Ｂ４が共用する１本の出力線８に接続され
ている。各選択用ＭＯ８Ｔｒ７のゲートは対応するワー
ド線Ｗ５〜Ｗ８にそれぞれ接続されている。
前記出力線８はインバータ回路９を介してデコーダ１０
に接続され、そのデコーダ１０は他の複数のメモリセル
からなる回路構成が同様な各ブロックからのデータも入
力されるようになっている尚、１１は高レベルデータを
ラッチし、出力線８の高レベルを補償するためのエンハ
ンスメント型ＰチャンネルＭ、０８Ｔｒである。
に接続され、そのデコーダ１０は他の複数のメモリセル
からなる回路構成が同様な各ブロックからのデータも入
力されるようになっている尚、１１は高レベルデータを
ラッチし、出力線８の高レベルを補償するためのエンハ
ンスメント型ＰチャンネルＭ、０８Ｔｒである。
そして、このように構成されたダイナミックＲＯＭ回路
において、各メモリセルのデータを読み出す場合にはＨ
レベルのプリチャージ信号の１が出力されると、プリチ
ャージ用の各ＭＯ３Ｔｒ１は導通し、ディスチャージ用
の各ＭＯ３Ｔｒ３は非導通となり、全ビット線８１〜Ｂ
４はプリチャージされる。続いて、プリチャージ信号の
１がＬレベルに反転すると、プリチャージ用の各ＭＯ３
Ｔｒ１は非導通となり、ディスチャージ用の各ＭＯ３Ｔ
ｒ３は導通しディスチャージが行なわれる。
において、各メモリセルのデータを読み出す場合にはＨ
レベルのプリチャージ信号の１が出力されると、プリチ
ャージ用の各ＭＯ３Ｔｒ１は導通し、ディスチャージ用
の各ＭＯ３Ｔｒ３は非導通となり、全ビット線８１〜Ｂ
４はプリチャージされる。続いて、プリチャージ信号の
１がＬレベルに反転すると、プリチャージ用の各ＭＯ３
Ｔｒ１は非導通となり、ディスチャージ用の各ＭＯ３Ｔ
ｒ３は導通しディスチャージが行なわれる。
このプリチャージとディスチャージが行なわれる間の各
ワード線ＷＯ−Ｗ８に入力されるアドレス信号よってビ
ット線が択一的に選択されてそのビット線の状態、即ち
所定のメモリセルのデータが出力線８に出力される。
ワード線ＷＯ−Ｗ８に入力されるアドレス信号よってビ
ット線が択一的に選択されてそのビット線の状態、即ち
所定のメモリセルのデータが出力線８に出力される。
［発明が解決しようとする課題］
しかしながら、このダイナミックＲＯＭ回路においては
、プリチャージ信号Φ１がＨレベルになる毎に全ビット
線８１〜Ｂ／ｌ 、即ち選択された１つのビット線以外
の不必要なビット線までが同時にプリチャージ電圧が印
加される。即ら、プリチャージ用のＭＯ３Ｔｒ１のしき
い値電圧がｖｔｈ、グー１〜に入力されるプリチャージ
信号Φ１の論理値Ｈレベル（プラス電位）の値がＣＣの
とき、プリチャージ電圧Ｖ ｐｒｂは■ｐｒｂ ＝ＶＣ
Ｃ−Ｖｔｈとる。
、プリチャージ信号Φ１がＨレベルになる毎に全ビット
線８１〜Ｂ／ｌ 、即ち選択された１つのビット線以外
の不必要なビット線までが同時にプリチャージ電圧が印
加される。即ら、プリチャージ用のＭＯ３Ｔｒ１のしき
い値電圧がｖｔｈ、グー１〜に入力されるプリチャージ
信号Φ１の論理値Ｈレベル（プラス電位）の値がＣＣの
とき、プリチャージ電圧Ｖ ｐｒｂは■ｐｒｂ ＝ＶＣ
Ｃ−Ｖｔｈとる。
この電圧Ｖｐｒｂが各ビット線８１〜Ｂ４に剛力０され
プリチャージされることから、プリチャージのための消
費電力が大きかった。又、不必要にプリチャージされる
各ビット線はプリチャージの際及びディスチャージの際
に不要な過渡電流が発生する問題があった。
プリチャージされることから、プリチャージのための消
費電力が大きかった。又、不必要にプリチャージされる
各ビット線はプリチャージの際及びディスチャージの際
に不要な過渡電流が発生する問題があった。
本発明の目的は上記問題を解消するためになされたもの
であって、プリチャージ用消費電力の低減、プリチャー
ジ及びディスチャージの際の過渡電流の低減を可能にす
る半導体記憶装置を提供することにおる。
であって、プリチャージ用消費電力の低減、プリチャー
ジ及びディスチャージの際の過渡電流の低減を可能にす
る半導体記憶装置を提供することにおる。
［課題を解決するための手段］
上記目的を達成するために、本発明の半導体記憶装置は
各ビット線に対して一斉にプリチャージ電圧を印加する
プリチャージ機構にはそのプリチャージ量を低下させる
低減手段が形成されている。
各ビット線に対して一斉にプリチャージ電圧を印加する
プリチャージ機構にはそのプリチャージ量を低下させる
低減手段が形成されている。
その低減手段にて各ビット線は少ないプリチャージが行
なわれる。
なわれる。
一方、選択用ＭｏＳトランジスタにて択一的に選択され
る各ビット線が共用するデータ転送のための出力線にプ
リチャージ電源を第２のプリチャージ用ＭＯＳトランジ
スタを介して接続する。この第２のプリチャージ用ＭＯ
Ｓトランジスタを介してプリチャージ電源にて択一的に
選択された１つの選択用ＭＯ３ｌ〜ランジスタを介して
選択されたビット線のみがプリチャージされる。
る各ビット線が共用するデータ転送のための出力線にプ
リチャージ電源を第２のプリチャージ用ＭＯＳトランジ
スタを介して接続する。この第２のプリチャージ用ＭＯ
Ｓトランジスタを介してプリチャージ電源にて択一的に
選択された１つの選択用ＭＯ３ｌ〜ランジスタを介して
選択されたビット線のみがプリチャージされる。
［作用］
択一的・に選択された１つの選択用ＭＯＳトランジスタ
に対応するビット線にはプリチャージ機構と第２のプリ
チャージＭＯＳトランジスタを介してプリチャージ電源
にてブリチＶ−ジが行なわれ、他の選択されないビット
線には、プリチャージ機構からの少ないプリチャージ行
なわれることから、仝休として消費電力は少なくて済む
とともに、不必要なビット線ではプリチャージ及びディ
スチャージの際に生ずる過渡電流を小さくすることがで
きる。
に対応するビット線にはプリチャージ機構と第２のプリ
チャージＭＯＳトランジスタを介してプリチャージ電源
にてブリチＶ−ジが行なわれ、他の選択されないビット
線には、プリチャージ機構からの少ないプリチャージ行
なわれることから、仝休として消費電力は少なくて済む
とともに、不必要なビット線ではプリチャージ及びディ
スチャージの際に生ずる過渡電流を小さくすることがで
きる。
［実施例コ
以下、本発明をダイナミックＲＯＭに具体化した一実施
例を第１図に従って説明する。
例を第１図に従って説明する。
尚、本実施例はダイナミックＲＯＭ回路のプリチャージ
機構に特徴を有するので、そのプリチャージ機構につい
て詳細に説明し、第２図に示す従来のダイナミックＲＯ
Ｍ回路と同一のものは同一の記号を付して詳細な説明は
便宜上省略する。
機構に特徴を有するので、そのプリチャージ機構につい
て詳細に説明し、第２図に示す従来のダイナミックＲＯ
Ｍ回路と同一のものは同一の記号を付して詳細な説明は
便宜上省略する。
第１図において、前記各プリチャージ用のＭＯ３Ｔｒ１
のゲートに接続されたプリチャージ信号入力線２は低減
手段としてのエンハンスメント型ＭＯ８Ｔｒ２１のソー
スに接続されている。このＭＯ８Ｔｒ２１のドレインに
はプリチャージ電源Ｖｃｃが印加され、ゲートには第４
図にプリチャージ信号の１が入力される。そして、この
ブリチレージΦ１のＨレベルはプリチャージ電源Ｖｃｃ
と同じレベルとなるように設定されている。このとき、
ＭＯ３Ｔｒ２１のしきい値電圧をｖｔｈとすると、同Ｍ
Ｏ８Ｔｒ２１のソースの電圧、即ら前記プリチャージ用
のＭＯ３Ｔｒ１のデーＩ−に印加されるゲート電圧Ｖｇ
Ｈ；ｔＶｃ１１＝Ｖｃｃ−Ｖｔｈとなる。
のゲートに接続されたプリチャージ信号入力線２は低減
手段としてのエンハンスメント型ＭＯ８Ｔｒ２１のソー
スに接続されている。このＭＯ８Ｔｒ２１のドレインに
はプリチャージ電源Ｖｃｃが印加され、ゲートには第４
図にプリチャージ信号の１が入力される。そして、この
ブリチレージΦ１のＨレベルはプリチャージ電源Ｖｃｃ
と同じレベルとなるように設定されている。このとき、
ＭＯ３Ｔｒ２１のしきい値電圧をｖｔｈとすると、同Ｍ
Ｏ８Ｔｒ２１のソースの電圧、即ら前記プリチャージ用
のＭＯ３Ｔｒ１のデーＩ−に印加されるゲート電圧Ｖｇ
Ｈ；ｔＶｃ１１＝Ｖｃｃ−Ｖｔｈとなる。
従って、プリチャージ用のＭＯ３Ｔｒ１のしきいｌｉｅ
！電圧を同じ＜Ｖｔｈとしたとき、同ＭＯ３Ｔｒ１のソ
ースの電圧、即ちこのプリチャージ機構から各ビット線
Ｂ１〜Ｂ４に印加される電圧Ｖ ｐｒａはＶｌ）ｒａ
＝Ｖａ１−Ｖｔｈ＝ＶＣＣ−２Ｖｔｈとなる。従って、
従来のプリチャージ機構から各ビット線８１〜Ｂ４に印
加されるプリチャージ電圧Ｖ ｐｒｂ（＝Ｖｃｃ−Ｖｔ
ｈ）に比べて低くなる。
！電圧を同じ＜Ｖｔｈとしたとき、同ＭＯ３Ｔｒ１のソ
ースの電圧、即ちこのプリチャージ機構から各ビット線
Ｂ１〜Ｂ４に印加される電圧Ｖ ｐｒａはＶｌ）ｒａ
＝Ｖａ１−Ｖｔｈ＝ＶＣＣ−２Ｖｔｈとなる。従って、
従来のプリチャージ機構から各ビット線８１〜Ｂ４に印
加されるプリチャージ電圧Ｖ ｐｒｂ（＝Ｖｃｃ−Ｖｔ
ｈ）に比べて低くなる。
又、各ビット線８１〜３ｎが共用する１本の出力線９に
は第２のプリチャージ用ＭＯ３Ｔｒとしてのエンハンス
メント型のＰチャンネルＭＯ３Ｔｒ２２のドレインが接
続され、そのＭＯ８Ｔ ｒ ２２のソースはプリチャー
ジ電源Ｖｃｃが接続されている。第２のプリチャージ用
のＭＯ３Ｔｒ２２は第２のプリチャージ信号入力線２３
が接続され、その入力線２３にはインバータ回路２４を
介してプリチャージ信号Φ１が入力される。
は第２のプリチャージ用ＭＯ３Ｔｒとしてのエンハンス
メント型のＰチャンネルＭＯ３Ｔｒ２２のドレインが接
続され、そのＭＯ８Ｔ ｒ ２２のソースはプリチャー
ジ電源Ｖｃｃが接続されている。第２のプリチャージ用
のＭＯ３Ｔｒ２２は第２のプリチャージ信号入力線２３
が接続され、その入力線２３にはインバータ回路２４を
介してプリチャージ信号Φ１が入力される。
さて、上記のように構成したダイナミックＲＯＭでは、
各ワード線ＷＯへ、Ｗ８に所定のアドレス信号が出ツノ
されると、所定の選択用のＭＯ３Ｔｒ７が導通し所定の
ビット線（仮にビット線Ｂ１とする）が選択されるとと
もに、所定のメモリセルが選択される。
各ワード線ＷＯへ、Ｗ８に所定のアドレス信号が出ツノ
されると、所定の選択用のＭＯ３Ｔｒ７が導通し所定の
ビット線（仮にビット線Ｂ１とする）が選択されるとと
もに、所定のメモリセルが選択される。
一方、これとともに、Ｈレベルのプリチャージ信号Φ１
が出力されると、ＭＯ８Ｔｒ２１が導通することによっ
て、各プリチャージ用ＭＯ３Ｔｒ１が導通し、各ビット
Ｉｌ！Ｂ１〜Ｂ４はプリチャージされる。このとき、Ｍ
Ｏ３Ｔｒ２１を介してプリチャージ用のＭＯ３Ｔｒ１の
ゲートに印加されるゲート電圧Ｖｇ１はＶｃｌｌ＝ Ｖ
ｃｃ −Ｖ ｔｈとなり、同ＭＯ８Ｔｒ１を介して各ビ
ット線８１〜Ｂ４に印加されるプリチャージ電圧Ｖｌ）
ｒａ （＝ＶＣＣ−２Ｖｔｈ）となって、従来のプリ
チャージ電圧ｙ ｐｒｂ（−Ｖｃｃ−ｖｔｈ＞より低い
電圧が各ビット線８１〜Ｂ４に印加される。
が出力されると、ＭＯ８Ｔｒ２１が導通することによっ
て、各プリチャージ用ＭＯ３Ｔｒ１が導通し、各ビット
Ｉｌ！Ｂ１〜Ｂ４はプリチャージされる。このとき、Ｍ
Ｏ３Ｔｒ２１を介してプリチャージ用のＭＯ３Ｔｒ１の
ゲートに印加されるゲート電圧Ｖｇ１はＶｃｌｌ＝ Ｖ
ｃｃ −Ｖ ｔｈとなり、同ＭＯ８Ｔｒ１を介して各ビ
ット線８１〜Ｂ４に印加されるプリチャージ電圧Ｖｌ）
ｒａ （＝ＶＣＣ−２Ｖｔｈ）となって、従来のプリ
チャージ電圧ｙ ｐｒｂ（−Ｖｃｃ−ｖｔｈ＞より低い
電圧が各ビット線８１〜Ｂ４に印加される。
又、Ｈレベルのプリチャージ信号Φ１に応答して、第２
のプリチャージ用のＭＯ３Ｔｒ２２が導通して、プリチ
ャージ電源ｙｃｃから出力線８及び導通状態にある選択
用ＭＯ３Ｔｒ７を介して選択されたビット線Ｂ１のみに
プリチャージ電圧ｖｐｒＣが印加されプリチャージされ
る。
のプリチャージ用のＭＯ３Ｔｒ２２が導通して、プリチ
ャージ電源ｙｃｃから出力線８及び導通状態にある選択
用ＭＯ３Ｔｒ７を介して選択されたビット線Ｂ１のみに
プリチャージ電圧ｖｐｒＣが印加されプリチャージされ
る。
従って、ビット線Ｂ１には、両プリチャージ電圧ｙｐｒ
ａ 、 ｙｐｒｃの合計が印加され、データ読み出しに
充分なプリチャージが行なわれる。
ａ 、 ｙｐｒｃの合計が印加され、データ読み出しに
充分なプリチャージが行なわれる。
そして、プリチャージ信号Φ１がＨレベルからＬレベル
となると、プリチャージ用の両ＭＯ８Ｔｒ１．ＭＯ３Ｔ
ｒ２２が非導通となり、ディスチャージ用ＭＯ３Ｔｒ３
が導通する。このとき、ビット線Ｂ１に繋がれセレク１
〜信号にて選択されたメモリセルの状態によって、同ビ
ット線Ｂ１はディスチャージ用ＭＯ３Ｔｒ３を介してデ
ィスチャージされＬレベルに、又は、ディスチャージさ
れずにＨレベルに保持され、そのレベル状態がデータと
して出力線８に出力される。
となると、プリチャージ用の両ＭＯ８Ｔｒ１．ＭＯ３Ｔ
ｒ２２が非導通となり、ディスチャージ用ＭＯ３Ｔｒ３
が導通する。このとき、ビット線Ｂ１に繋がれセレク１
〜信号にて選択されたメモリセルの状態によって、同ビ
ット線Ｂ１はディスチャージ用ＭＯ３Ｔｒ３を介してデ
ィスチャージされＬレベルに、又は、ディスチャージさ
れずにＨレベルに保持され、そのレベル状態がデータと
して出力線８に出力される。
このように本実施例においては各ビット線８１〜Ｂ４に
は降圧された低いプリチャージ電圧ｖｐｒａが印加され
てプリチャージ量が少なく、選択されたピッ１−線Ｂ１
には出ツノ線８から択一的に選択されて導通状態にある
選択用ＭＯ３Ｔｒ７を介して別途プリチャージしたので
、全体として消費電力は少なくて済み消費電力の低減を
図ることができる。又、選択されない他のビット線８２
〜Ｂ４でのプリチャージ及びディスチャージの際に生じ
る過渡電流は小ざいので、全体として過Ｓ電流の低減を
図ることができる。
は降圧された低いプリチャージ電圧ｖｐｒａが印加され
てプリチャージ量が少なく、選択されたピッ１−線Ｂ１
には出ツノ線８から択一的に選択されて導通状態にある
選択用ＭＯ３Ｔｒ７を介して別途プリチャージしたので
、全体として消費電力は少なくて済み消費電力の低減を
図ることができる。又、選択されない他のビット線８２
〜Ｂ４でのプリチャージ及びディスチャージの際に生じ
る過渡電流は小ざいので、全体として過Ｓ電流の低減を
図ることができる。
尚、本実施例ではビット線に印加する両プリチャージ電
圧ｙｐｒａ 、 Ｖｐｒｃの大きざについて、特に限定
していないが、プリチャージ電圧Ｖｐｒａが小さくなる
ほどプリチャージ用消費電力の低減及び過渡電流の低減
を図ることができるが、その分プリャージ電圧Ｖ ｐｒ
ｃを上げる必要があり、データ読み出しに支障をきたさ
ない範囲で両値を適宜変更してもよい。この場合、低減
手段としてＭＯ３Ｔｒ２１を１つ用いたが、それを複数
個多段に接続することによってプリチャージ電圧ｙｐｒ
ａの値を適宜変更して実施してもよい。又、低減手段は
ＭＯ３Ｔｒ２１に限定されるものではなく、要は不必要
なビット線へのプリチャージｍが少なくなればよく、例
えばプリチャージ用ＭＯ３Ｔ ｒ １のデイメンジョン
を小ざくしたり、プリチャージ用ＭＯ３Ｔｒ１に抵抗体
を接続したりする等適宜変更して実施してもよい。
圧ｙｐｒａ 、 Ｖｐｒｃの大きざについて、特に限定
していないが、プリチャージ電圧Ｖｐｒａが小さくなる
ほどプリチャージ用消費電力の低減及び過渡電流の低減
を図ることができるが、その分プリャージ電圧Ｖ ｐｒ
ｃを上げる必要があり、データ読み出しに支障をきたさ
ない範囲で両値を適宜変更してもよい。この場合、低減
手段としてＭＯ３Ｔｒ２１を１つ用いたが、それを複数
個多段に接続することによってプリチャージ電圧ｙｐｒ
ａの値を適宜変更して実施してもよい。又、低減手段は
ＭＯ３Ｔｒ２１に限定されるものではなく、要は不必要
なビット線へのプリチャージｍが少なくなればよく、例
えばプリチャージ用ＭＯ３Ｔ ｒ １のデイメンジョン
を小ざくしたり、プリチャージ用ＭＯ３Ｔｒ１に抵抗体
を接続したりする等適宜変更して実施してもよい。
さらに、前記実施例のメモリセル構造以外のメモリセル
構造よりなるダイナミック動作形式の半導体記９．装置
に具体化することも勿論可能である。
構造よりなるダイナミック動作形式の半導体記９．装置
に具体化することも勿論可能である。
［発明の効果］
以上詳）２１Ｓシたように、本発明によれば各ビット線
には少ないプリチャージするとともに、選択されたビッ
ト線にはこれにｈ口えて出力線及び選択用ＭＯ８ｌ〜ラ
ンジスタを介して別途プリチャージ電源にてプリチャー
ジするようにしたので、プリチャージ用消費電力の低減
及び過渡電流の低減を図ることができる。
には少ないプリチャージするとともに、選択されたビッ
ト線にはこれにｈ口えて出力線及び選択用ＭＯ８ｌ〜ラ
ンジスタを介して別途プリチャージ電源にてプリチャー
ジするようにしたので、プリチャージ用消費電力の低減
及び過渡電流の低減を図ることができる。
第１図は本発明を具体化した一実施例を示すダイナミッ
クＲＯＭ回路図、第２図はプリチャージ機構の要部回路
図、第３図は従来のダイナミックＲＯＭ回路図、第４図
はプリチャージ信号の波形図でおる。 図中、１はプリチャージ用のＭＯＳトランジスタ、７は
選択用のＭＯＳ ｌ−ランシタ、８は出力線、２１は低
減手段としてのＭＯＳトランジスタ、２２は第２のプリ
チャージ用のＭＯＳトランジスタ、Ｂ１ 〜Ｂ４ はビット線、 ｙｃｃはプリチャージ電源、 第 図 従来のダイナミ−νりＲＯＭ回路回 路 図 図 ブリチセージ官号の波形図 ■＝
クＲＯＭ回路図、第２図はプリチャージ機構の要部回路
図、第３図は従来のダイナミックＲＯＭ回路図、第４図
はプリチャージ信号の波形図でおる。 図中、１はプリチャージ用のＭＯＳトランジスタ、７は
選択用のＭＯＳ ｌ−ランシタ、８は出力線、２１は低
減手段としてのＭＯＳトランジスタ、２２は第２のプリ
チャージ用のＭＯＳトランジスタ、Ｂ１ 〜Ｂ４ はビット線、 ｙｃｃはプリチャージ電源、 第 図 従来のダイナミ−νりＲＯＭ回路回 路 図 図 ブリチセージ官号の波形図 ■＝
Claims (1)
- 【特許請求の範囲】 １、各ビット線（Ｂ１〜Ｂ４）に対して接続された各プ
リチャージ用ＭＯＳトランジスタ（１）を一斉に導通さ
せてその各ビット線（Ｂ１〜Ｂ４）をプリチャージする
プリチャージ機構が設けられ、前記プリチャージ用ＭＯ
Ｓトランジスタ（１）とビット線（Ｂ１〜Ｂ４）を挟ん
で各ビット線（Ｂ１〜Ｂ４）に対して接続された各選択
用ＭＯＳトランジスタ（７）を択一的に導通させて、各
ビット線（Ｂ１〜Ｂ４）のうち１つを選択してデータを
各ビット線（Ｂ１〜Ｂ４）共用の出力線（８）に出力す
る半導体記憶装置において、 前記プリチャージ機構に前記ビット線（Ｂ１〜Ｂ４）へ
のプリチャージ１を低下させる低減手段（２１）を形成
するとともに、前記出力線（８）に対してプリチャージ
電源（Ｖｃｃ）を第２のプリチャージ用ＭＯＳトランジ
スタ（２２）を介して接続したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16294288A JP2581766B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16294288A JP2581766B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212694A true JPH0212694A (ja) | 1990-01-17 |
| JP2581766B2 JP2581766B2 (ja) | 1997-02-12 |
Family
ID=15764183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16294288A Expired - Lifetime JP2581766B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581766B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689470A (en) * | 1995-11-29 | 1997-11-18 | Sharp Kabushiki Kaisha | Semiconductor memory device and method for accessing a memory in the same |
| US5768199A (en) * | 1995-09-08 | 1998-06-16 | Sharp Kabushiki Kaisha | Semiconductor memory device with dual precharge operations |
| US5790466A (en) * | 1995-11-28 | 1998-08-04 | Sharp Kk | Multiple precharging semiconductor memory device |
| EP0869507A3 (en) * | 1997-03-31 | 1999-12-08 | Seiko Epson Corporation | Low power memory including selective precharge circuit |
| CN115295032A (zh) * | 2022-07-22 | 2022-11-04 | 厦门半导体工业技术研发有限公司 | 存储器的数据读取方法、电路及存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264596A (ja) * | 1985-05-16 | 1986-11-22 | Mitsubishi Electric Corp | 読み出し専用メモリ |
-
1988
- 1988-06-30 JP JP16294288A patent/JP2581766B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264596A (ja) * | 1985-05-16 | 1986-11-22 | Mitsubishi Electric Corp | 読み出し専用メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768199A (en) * | 1995-09-08 | 1998-06-16 | Sharp Kabushiki Kaisha | Semiconductor memory device with dual precharge operations |
| US5790466A (en) * | 1995-11-28 | 1998-08-04 | Sharp Kk | Multiple precharging semiconductor memory device |
| US5689470A (en) * | 1995-11-29 | 1997-11-18 | Sharp Kabushiki Kaisha | Semiconductor memory device and method for accessing a memory in the same |
| EP0869507A3 (en) * | 1997-03-31 | 1999-12-08 | Seiko Epson Corporation | Low power memory including selective precharge circuit |
| CN115295032A (zh) * | 2022-07-22 | 2022-11-04 | 厦门半导体工业技术研发有限公司 | 存储器的数据读取方法、电路及存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581766B2 (ja) | 1997-02-12 |
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