JPS6069933A - 多重母線方式 - Google Patents
多重母線方式Info
- Publication number
- JPS6069933A JPS6069933A JP59164186A JP16418684A JPS6069933A JP S6069933 A JPS6069933 A JP S6069933A JP 59164186 A JP59164186 A JP 59164186A JP 16418684 A JP16418684 A JP 16418684A JP S6069933 A JPS6069933 A JP S6069933A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- pulse
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/403—Bus networks with centralised control, e.g. polling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
- H04Q9/14—Calling by using pulses
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R16/00—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for
- B60R16/02—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements
- B60R16/03—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for
- B60R16/0315—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for using multiplexing techniques
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L2012/40267—Bus for use in transportation systems
- H04L2012/40273—Bus for use in transportation systems the transportation system being a vehicle
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/06—Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は多重母線方式、特にｒ］Ｊ５Ｊに対して「放
射型」のその方式に関する。
射型」のその方式に関する。
多重母線方式には機能的に少なくとも２つの形式がある
。その一方は環型であって、機能的に環状に配置された
１本の母線に種々の信号送信機や信号受信機が接続され
たもので、選ばれた受信機に送信すべき順番を逐次得る
。この方式の１例が米国特許第４３７０５６１号である
。
。その一方は環型であって、機能的に環状に配置された
１本の母線に種々の信号送信機や信号受信機が接続され
たもので、選ばれた受信機に送信すべき順番を逐次得る
。この方式の１例が米国特許第４３７０５６１号である
。
多重母線方式の他方は放射型で、親制御ユニット（以後
ＭＣＵと呼ぶ）が複数の母線にょシそれよシ多数の信号
送信機および受信機に接続されたものである。この方式
では各送信機かそのメツセージまたは通報（以下では通
数と称す）をＭＣＩＪに順次伝送し、同様にＭＣ，Ｕが
各受信機に順次通報を伝送する。
ＭＣＵと呼ぶ）が複数の母線にょシそれよシ多数の信号
送信機および受信機に接続されたものである。この方式
では各送信機かそのメツセージまたは通報（以下では通
数と称す）をＭＣＩＪに順次伝送し、同様にＭＣ，Ｕが
各受信機に順次通報を伝送する。
放射型方式における複数個の受１言機と送信機は実際は
共通の送受信ユニット（以後ＲＴＩＪと呼ぶ）に組合さ
れることが多い。この方式ではＭＣＩｊか第１のＢＴＩ
Ｊから予め受信した通報を第２のＲＴＵの受信機に送り
、次に第２のＲＴＩＪの送信機から通報を受信する。こ
のような方式では、ＲＴＬＩの受信した信号を精確に解
釈するため、またＲＴＵの発生した信号をＭＣＴＪに有
用なように適正なタイミングで送信するため、ＢＴＩＪ
内のタイミングは重要であシ、そうでなければひどい結
果を生ずる誤った作用が起ることがある。精確なタイミ
ングの必要を示す１例は自動車に用いられる多重母線方
式で、この場合は１つのＢＴＵに接続されたホーンスイ
ッチからの信号がＭＣＵに送信され、次にそのＭＣＴＪ
からそのホーンに接続された他のＲ’［’ ［Ｊに送信
される。もしタイミングが正しくなければ、この方式は
ホーンの吹鳴を止めてヘッドライトを消した明らかに許
容不能の状態になる。
共通の送受信ユニット（以後ＲＴＩＪと呼ぶ）に組合さ
れることが多い。この方式ではＭＣＩｊか第１のＢＴＩ
Ｊから予め受信した通報を第２のＲＴＵの受信機に送り
、次に第２のＲＴＩＪの送信機から通報を受信する。こ
のような方式では、ＲＴＬＩの受信した信号を精確に解
釈するため、またＲＴＵの発生した信号をＭＣＴＪに有
用なように適正なタイミングで送信するため、ＢＴＩＪ
内のタイミングは重要であシ、そうでなければひどい結
果を生ずる誤った作用が起ることがある。精確なタイミ
ングの必要を示す１例は自動車に用いられる多重母線方
式で、この場合は１つのＢＴＵに接続されたホーンスイ
ッチからの信号がＭＣＵに送信され、次にそのＭＣＴＪ
からそのホーンに接続された他のＲ’［’ ［Ｊに送信
される。もしタイミングが正しくなければ、この方式は
ホーンの吹鳴を止めてヘッドライトを消した明らかに許
容不能の状態になる。
従来法の方式では、タイミング系を確実に許容範囲に保
つため、しばしば水晶発振器を含む複雑高価なタイミン
グ回路が各ＲＴＩＪに設けられていた。
つため、しばしば水晶発振器を含む複雑高価なタイミン
グ回路が各ＲＴＩＪに設けられていた。
この発明は、第１のクロック信号源を含む親制御ユニツ
）（ＩｖｌＣＩ］）と、１個またはそれ以上の送受信ユ
ニット（ＦＩＴＴＪ ）と、そのＭＣＵとＲＴＵを接続
してその間の情報担送信号の伝送を促進する母線手段と
分組合せて含む多重母線方式で実施される。
）（ＩｖｌＣＩ］）と、１個またはそれ以上の送受信ユ
ニット（ＦＩＴＴＪ ）と、そのＭＣＵとＲＴＵを接続
してその間の情報担送信号の伝送を促進する母線手段と
分組合せて含む多重母線方式で実施される。
この発明の推奨実施例によシ、ＭＣＴｊは信号を通報の
形で母線手段を介してＲＴＩＩに伝送するが、各通報は
それぞれ持続時間ＸＴの同期パルスとそれに続くそれぞ
れ持続時間Ｔのデータビットを複数個含むデータ部とか
ら成シ、ここでＸは１よｐ大きい数、Ｔは時間区間であ
る。各通報のデータ部はＭＣＴｊからＦＩＴＯへのデー
タビットの伝送に用いる第１の部分と、ＥＴＵがらＩＶ
ＩＣＩＪへのデータビットの伝送に用いる第２の部分と
を含み、ＭＣ［、ｌは第１のクロック信号源を用いて持
続時間ＸＴとＴを決定する手段を含み、Ｒ’１’ Ｕは
第２のクロック信号源並びに同期信号とその第２のクロ
ック信号源からの信号に応じて第２のクロック信号源の
周波数の関数として持続時間Ｔの時間区間を表わす信号
を生成する。この持続時間Ｔを表わす信号を用いてＲＴ
ＴＪへのまたはＲＴＵからの通報に含まれるデータビッ
トのクロッキングをすることができる。
形で母線手段を介してＲＴＩＩに伝送するが、各通報は
それぞれ持続時間ＸＴの同期パルスとそれに続くそれぞ
れ持続時間Ｔのデータビットを複数個含むデータ部とか
ら成シ、ここでＸは１よｐ大きい数、Ｔは時間区間であ
る。各通報のデータ部はＭＣＴｊからＦＩＴＯへのデー
タビットの伝送に用いる第１の部分と、ＥＴＵがらＩＶ
ＩＣＩＪへのデータビットの伝送に用いる第２の部分と
を含み、ＭＣ［、ｌは第１のクロック信号源を用いて持
続時間ＸＴとＴを決定する手段を含み、Ｒ’１’ Ｕは
第２のクロック信号源並びに同期信号とその第２のクロ
ック信号源からの信号に応じて第２のクロック信号源の
周波数の関数として持続時間Ｔの時間区間を表わす信号
を生成する。この持続時間Ｔを表わす信号を用いてＲＴ
ＴＪへのまたはＲＴＵからの通報に含まれるデータビッ
トのクロッキングをすることができる。
以下の説明において、量または時間または周波数に対す
る引用は例示であって限定を計るものではない。
る引用は例示であって限定を計るものではない。
第１図はこの発明による多重母線方式を示す。
この方式はＭＣＴＪ１２、電力母線１８、複数本のデー
タ母線（１４−１，１４−２，１４−４だけを図示）お
よび各データ母線に結合された複数個のＲＴＵ（１６−
１−１．１６−１−２．１６−２−２だけを図示）を含
んでいる。以下の説明ではＲＴＵを全部をダッシュ（−
）付きの数字が付かない数字１６で表わす。例示方式で
はデータ母線が４木あり、各母線が１６個ものＲＴＤに
接続されているＯＭＣＵ１２はまた他の入力および被制
御装置（図示せず）に直結される入力矢印４０と出力矢
印４２で表される装置を含んでいる。
タ母線（１４−１，１４−２，１４−４だけを図示）お
よび各データ母線に結合された複数個のＲＴＵ（１６−
１−１．１６−１−２．１６−２−２だけを図示）を含
んでいる。以下の説明ではＲＴＵを全部をダッシュ（−
）付きの数字が付かない数字１６で表わす。例示方式で
はデータ母線が４木あり、各母線が１６個ものＲＴＤに
接続されているＯＭＣＵ１２はまた他の入力および被制
御装置（図示せず）に直結される入力矢印４０と出力矢
印４２で表される装置を含んでいる。
電力母線１８と接地系２２の間には自動車用電池のよう
なエネルギ源２０が接続されている。自動車用の多重母
線方式の場合には、車体に非導電性利料が多く使用され
るようになったため、接地系２２に別の接地用導線を用
い、電力母線１８と共に電池２２用の完全な電流路を形
成する必要があること７５Ｅある。図示されていないが
、各ＲＴＴＪ１６とＭＣＤ１２には一般に電力母線１８
と接地母線２２から動作電力を供給しなければならない
ことが判る０第３図の説明に関連して以下嘔らに詳述す
るように、各ＲＴＴＪは複数個Ｙの制御装置または入力
装置（ヌイツチ、感知器等）から複数個Ｘの被制御装置
（電灯、電動機、継電器、受信信号等）を制御すること
もできる。但しＸ＋’Ｙの和の最大は一定で、例えば１
６とする。例えばＲＴＬＩ６は４個、８個、１２個また
は１６個の入力装置から信号を受けて１２個、８個、４
個または０個の被制御装置を制御し、制御装置と被制御
装置の個数の合計が最大１６とすることができる０ 第１図において、例示被制御装置２４−１−１−１はＲ
ＴＬＩからその装置に向う矢印２８を持つ導線２６によ
Ｉ）Ｂ Ｔ Ｕ１６−１− ｌＶＣそれに向う矢印３４
を持つ導線３２Ｖｃより接続されている。装置はＲＴＬ
Ｉ５−２−２に接続された装置３６で例示するように入
力装置兼制御装置であってもよい。
なエネルギ源２０が接続されている。自動車用の多重母
線方式の場合には、車体に非導電性利料が多く使用され
るようになったため、接地系２２に別の接地用導線を用
い、電力母線１８と共に電池２２用の完全な電流路を形
成する必要があること７５Ｅある。図示されていないが
、各ＲＴＴＪ１６とＭＣＤ１２には一般に電力母線１８
と接地母線２２から動作電力を供給しなければならない
ことが判る０第３図の説明に関連して以下嘔らに詳述す
るように、各ＲＴＴＪは複数個Ｙの制御装置または入力
装置（ヌイツチ、感知器等）から複数個Ｘの被制御装置
（電灯、電動機、継電器、受信信号等）を制御すること
もできる。但しＸ＋’Ｙの和の最大は一定で、例えば１
６とする。例えばＲＴＬＩ６は４個、８個、１２個また
は１６個の入力装置から信号を受けて１２個、８個、４
個または０個の被制御装置を制御し、制御装置と被制御
装置の個数の合計が最大１６とすることができる０ 第１図において、例示被制御装置２４−１−１−１はＲ
ＴＬＩからその装置に向う矢印２８を持つ導線２６によ
Ｉ）Ｂ Ｔ Ｕ１６−１− ｌＶＣそれに向う矢印３４
を持つ導線３２Ｖｃより接続されている。装置はＲＴＬ
Ｉ５−２−２に接続された装置３６で例示するように入
力装置兼制御装置であってもよい。
被制御装置が前照灯であることもあるが、この場合は前
照灯が入力装置として働らく前照灯照度感知器と連動す
るようになっている。３８で示すような装置はその対応
ＨＴＯＫ対する入力を複数個要することがある。この装
置の例としては、各種照度を示す多数の入力を要するダ
ツシュボード照明ヌイツチや）ガソリンタンクのカッリ
ン量に依存スる値の多ビット信号を発生するガソリンタ
ンク感知器がある。
照灯が入力装置として働らく前照灯照度感知器と連動す
るようになっている。３８で示すような装置はその対応
ＨＴＯＫ対する入力を複数個要することがある。この装
置の例としては、各種照度を示す多数の入力を要するダ
ツシュボード照明ヌイツチや）ガソリンタンクのカッリ
ン量に依存スる値の多ビット信号を発生するガソリンタ
ンク感知器がある。
次に第２図についてＭＣＵ１２をさらに詳細に説明する
。ＭＣＴＪ１２は実質的に破線ブロック５０内のマイク
ロコンピュータ４８と例えば５ ＭＨｚで動作し得る水
晶発振器のような正確なりロック信号源とからなってい
る。マイクロコンピュータ４８は一般にモ］・ローラ社
（Ｍｏｔｏｒｏｌａ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｃ
ｏｒ、ｐ 、 ）から市販の型式１４６８０５ Ｇ ２
で、容量２１０６ハイトの読出し専用記憶装置（ＲＯＭ
）５６、容Ｍ １１２バイトのランダムアクセス記ｔ［
装！ （ＲＡ Ｍ ） ５Ｂ、タイマ６０１１＝″よび
双方向性入出力ボートまたは緩衝器６２と、これらを接
続するマイクロプロセッサ５４を含んでいる。タイマ６
０はマイクロプロセッサ５４を介して発振器５２から信
号を受け、そのマイクロプロセッサ５４を動作きせるに
要する分周波タイミング信号を供絡する。例示マイクロ
プロセッサでは、ボート６２が４つの８ビツト入呂カボ
ートを備えている。各ボートの８ビツト中４ピツ）Ｕデ
ータ用、他の４ピッ１−は関連するデータビットが入力
ビツトか出力ビットかについてマイクロプロセッサ５４
から個別にプロゲラミンク可能なものである０ 従って４本の多重データ母線１４−１．１４−２．１４
−３．１４−４に対して８ピッ１−ボートが１個だけ用
いられ、矢印４０．４２で機能的に示された他の３つの
ボートはそれぞれ非多重入出力用である。
。ＭＣＴＪ１２は実質的に破線ブロック５０内のマイク
ロコンピュータ４８と例えば５ ＭＨｚで動作し得る水
晶発振器のような正確なりロック信号源とからなってい
る。マイクロコンピュータ４８は一般にモ］・ローラ社
（Ｍｏｔｏｒｏｌａ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｃ
ｏｒ、ｐ 、 ）から市販の型式１４６８０５ Ｇ ２
で、容量２１０６ハイトの読出し専用記憶装置（ＲＯＭ
）５６、容Ｍ １１２バイトのランダムアクセス記ｔ［
装！ （ＲＡ Ｍ ） ５Ｂ、タイマ６０１１＝″よび
双方向性入出力ボートまたは緩衝器６２と、これらを接
続するマイクロプロセッサ５４を含んでいる。タイマ６
０はマイクロプロセッサ５４を介して発振器５２から信
号を受け、そのマイクロプロセッサ５４を動作きせるに
要する分周波タイミング信号を供絡する。例示マイクロ
プロセッサでは、ボート６２が４つの８ビツト入呂カボ
ートを備えている。各ボートの８ビツト中４ピツ）Ｕデ
ータ用、他の４ピッ１−は関連するデータビットが入力
ビツトか出力ビットかについてマイクロプロセッサ５４
から個別にプロゲラミンク可能なものである０ 従って４本の多重データ母線１４−１．１４−２．１４
−３．１４−４に対して８ピッ１−ボートが１個だけ用
いられ、矢印４０．４２で機能的に示された他の３つの
ボートはそれぞれ非多重入出力用である。
自動車用としての例には、入力装置として点火スイッチ
とキーバッド扉解錠スイッチがあり、被制御装置として
その点火スイッチが接続きれたものや扉解錠用線輪があ
る。これらの装置はＲＴｔ）の故障に関係なく常に動作
する必要があるため、選択されることもあった。
とキーバッド扉解錠スイッチがあり、被制御装置として
その点火スイッチが接続きれたものや扉解錠用線輪があ
る。これらの装置はＲＴｔ）の故障に関係なく常に動作
する必要があるため、選択されることもあった。
すべてのボートは電流を引入れ、送り出し捷たけ高イン
ピーダンス状態で動作し得る（考えられている多重母線
方式では高インピーダンス状態が正常状態ではなく、故
障時にのみ生ずるが）向きの３つに跨っている。任意捷
たはすべてのホードを緩衝器（図示せず）Ｋ接続し、そ
の緩衝器をざらに入出力線路に接続することもできる。
ピーダンス状態で動作し得る（考えられている多重母線
方式では高インピーダンス状態が正常状態ではなく、故
障時にのみ生ずるが）向きの３つに跨っている。任意捷
たはすべてのホードを緩衝器（図示せず）Ｋ接続し、そ
の緩衝器をざらに入出力線路に接続することもできる。
緩衝器はマイクロコンピュータ４８とこれに接続された
任意Ｐ装置との間に任意の電圧偏倚を形成し、マイり西
プロセツザ４８より高い電流取扱い容量を与える。ＲＯ
Ｍ５６ｉ−ｉマイクロプロセッサ５４を働かせるプログ
ラムを記憶し、ＲＡＭ５８はＲＴＴｊ１６のような回路
から入出カポ−トロ２を介して受信したデータを記憶す
ると共に、プログラム動作に必要な一時記憶を行う。
任意Ｐ装置との間に任意の電圧偏倚を形成し、マイり西
プロセツザ４８より高い電流取扱い容量を与える。ＲＯ
Ｍ５６ｉ−ｉマイクロプロセッサ５４を働かせるプログ
ラムを記憶し、ＲＡＭ５８はＲＴＴｊ１６のような回路
から入出カポ−トロ２を介して受信したデータを記憶す
ると共に、プログラム動作に必要な一時記憶を行う。
ＲＴＵ１６は次に参照する第３図にさらに詳細に示され
ている。このＲＴＴ３１６は一般に１つの集積回路板上
に形成され、第３図に円７１で示すピンによシ関連回路
網に接続されている。２木のピン７０１７１は第１図の
１４−１のような多重データ母線に外部で接続されてい
る。２本のピン７２．７３は第１図の電力母線１８と接
地母線２２からバイアス電圧を受けるように接続され、
２本のピン７４．７５はクロック信号源周波数決定手段
に接続されている。クロック信号源周波数決定手段は図
示のような簡単なＰＣ回路網でよく、Ｒ，Ｃの値は公称
９６ＫＨｚのクロック周波数を決定するように選択され
るが、４８〜３ｓ４に王（Ｚ範囲のクロック周波数を決
めるために選ばれた他の値を持つこともできる。
ている。このＲＴＴ３１６は一般に１つの集積回路板上
に形成され、第３図に円７１で示すピンによシ関連回路
網に接続されている。２木のピン７０１７１は第１図の
１４−１のような多重データ母線に外部で接続されてい
る。２本のピン７２．７３は第１図の電力母線１８と接
地母線２２からバイアス電圧を受けるように接続され、
２本のピン７４．７５はクロック信号源周波数決定手段
に接続されている。クロック信号源周波数決定手段は図
示のような簡単なＰＣ回路網でよく、Ｒ，Ｃの値は公称
９６ＫＨｚのクロック周波数を決定するように選択され
るが、４８〜３ｓ４に王（Ｚ範囲のクロック周波数を決
めるために選ばれた他の値を持つこともできる。
７６で総称される４木のピンは多重データ導線１４−１
〜１４−４．（第１図）の中の所定の１本に接続された
各ＲＴＬＩのアドレスを決定するもので、電力母線１８
または接地母線２２に任意所要の組合せに簡単に接続さ
れて各ＲＴＵＶＣ対するアドレスを生成する。ピンは４
本あるため、識別可能のＲＴＵは１６ （２４）個でき
る。
〜１４−４．（第１図）の中の所定の１本に接続された
各ＲＴＬＩのアドレスを決定するもので、電力母線１８
または接地母線２２に任意所要の組合せに簡単に接続さ
れて各ＲＴＵＶＣ対するアドレスを生成する。ピンは４
本あるため、識別可能のＲＴＵは１６ （２４）個でき
る。
７７で総称される１６本のピンは久方装置からの線路上
のデータと被制御装置（第３図に図示せず）への線路上
のデータ用のものである。７８で総称される２本のピン
はモード制御用のもので、このモード制御の目的は入出
力ピン７７どれが入力線路に接続され、どれが出力線路
に接続されるかを決めることである。ピン７８は任意所
要の組合せで電力母線１８と接地母線２２に接続されて
次の４つの人出力線路の組合せ、すなわち入力線路１６
本と出力線路Ｏ木、入力線路１２本と出力線路４木、出
力線路８本と入力線路８本または入力線路４本と出力線
路１２本の組合せの任意の１つを生成する。
のデータと被制御装置（第３図に図示せず）への線路上
のデータ用のものである。７８で総称される２本のピン
はモード制御用のもので、このモード制御の目的は入出
力ピン７７どれが入力線路に接続され、どれが出力線路
に接続されるかを決めることである。ピン７８は任意所
要の組合せで電力母線１８と接地母線２２に接続されて
次の４つの人出力線路の組合せ、すなわち入力線路１６
本と出力線路Ｏ木、入力線路１２本と出力線路４木、出
力線路８本と入力線路８本または入力線路４本と出力線
路１２本の組合せの任意の１つを生成する。
ＲＴＴＪ１６は一方の入力をピン７４に結合し、出力を
ピン７５に接続したナンドゲ−１゛８１を含んでいる。
ピン７５に接続したナンドゲ−１゛８１を含んでいる。
ピン７１からの入力多重データ母線は端縁検知回路８２
のデータ入力（Ｄ）、遮断回路８３およびリセット回路
８４並びにアドレスラッチ回路９１トデータラツチ回路
９２のＤ人力に接続されている。ピン７１の母線上の信
号の性質は以下さらに詳述するが、この信号は比較的電
圧の高い部分と低い部分とから成る２通信号である。Ｒ
ＴＴＪ１６の回路網の大部分は信号のレベルの一方また
は他方の向きの遷移に何等かの態様で作用するものであ
って、以後低レベル部を論理レベｚＬ１０（ＬＬＯ）と
呼び、高レベル部を論理レベルｌ （Ｌ ＴＪ １ ）
と呼ぶ。また遷移は（電圧で測ってもよい）低レベルか
ら高レベルへの変化を表わすものを正遷移（ＰＧＴ）と
呼び、高レベルから低レベル−５の変化を表わすものを
負遷移（ＮＧＴ）と呼ぶ。上記相対電圧レベル、論理値
および電圧レベルの変化方向は単に例示のためのもので
これに限定されるものではない。
のデータ入力（Ｄ）、遮断回路８３およびリセット回路
８４並びにアドレスラッチ回路９１トデータラツチ回路
９２のＤ人力に接続されている。ピン７１の母線上の信
号の性質は以下さらに詳述するが、この信号は比較的電
圧の高い部分と低い部分とから成る２通信号である。Ｒ
ＴＴＪ１６の回路網の大部分は信号のレベルの一方また
は他方の向きの遷移に何等かの態様で作用するものであ
って、以後低レベル部を論理レベｚＬ１０（ＬＬＯ）と
呼び、高レベル部を論理レベルｌ （Ｌ ＴＪ １ ）
と呼ぶ。また遷移は（電圧で測ってもよい）低レベルか
ら高レベルへの変化を表わすものを正遷移（ＰＧＴ）と
呼び、高レベルから低レベル−５の変化を表わすものを
負遷移（ＮＧＴ）と呼ぶ。上記相対電圧レベル、論理値
および電圧レベルの変化方向は単に例示のためのもので
これに限定されるものではない。
端縁検知器８２はそのＤ入力にＮＧＴが検知されるとそ
の出力Ｓ２にＬＬＩパルスを生成し、そのＤ入力にＥＧ
Ｔが検出されるとその出力Ｓ３ ｖｃ Ｌ ＴＪ １パ
ルスを生成する。検知器８２の８３出力はアントゲ−１
−１２８の一方の入力に接続され、Ｓ２出カはプレスケ
ーラ回路８６のリセット入力（Ｒ）と、タイミング回路
８７のＥｌ入力と、ビット指示回路９０のクロック人力
（Ｃ）とに接続されている。クロック出力ピン７５はプ
レスケーラ回路８６、同期検知器８５、リセット回路８
４および遮断回路８３の各Ｃ人力に接続され、遮断回路
８３の８１出力はナントゲート８１の第２の入力と、リ
セット回路８４のＲ２人力に接続されている。リセット
回路８４の８５出力は一般すセット信号で、アントゲ−
１−１２８の第２人力と、タイミング回路８７のＲ入力
と、ビット指示回路９ｏのＲ入力とに接続されている。
の出力Ｓ２にＬＬＩパルスを生成し、そのＤ入力にＥＧ
Ｔが検出されるとその出力Ｓ３ ｖｃ Ｌ ＴＪ １パ
ルスを生成する。検知器８２の８３出力はアントゲ−１
−１２８の一方の入力に接続され、Ｓ２出カはプレスケ
ーラ回路８６のリセット入力（Ｒ）と、タイミング回路
８７のＥｌ入力と、ビット指示回路９０のクロック人力
（Ｃ）とに接続されている。クロック出力ピン７５はプ
レスケーラ回路８６、同期検知器８５、リセット回路８
４および遮断回路８３の各Ｃ人力に接続され、遮断回路
８３の８１出力はナントゲート８１の第２の入力と、リ
セット回路８４のＲ２人力に接続されている。リセット
回路８４の８５出力は一般すセット信号で、アントゲ−
１−１２８の第２人力と、タイミング回路８７のＲ入力
と、ビット指示回路９ｏのＲ入力とに接続されている。
アントゲ−１−１２８の出方Ｓ６は同期検知器８５のＲ
入力に接続され、リセット回路８４の８７出力は同期検
知器８５の付勢入力（Ｅ）に接続され、その同期検知器
８５の出力ＳＩＯは多芯導線接続を示す大矢印でプレス
ケーラ８６のＤ入力に接続されている。
入力に接続され、リセット回路８４の８７出力は同期検
知器８５の付勢入力（Ｅ）に接続され、その同期検知器
８５の出力ＳＩＯは多芯導線接続を示す大矢印でプレス
ケーラ８６のＤ入力に接続されている。
オアゲート８８は同期検知器８５の８９出力、ビット
指示器９０のＳ１３出力、アドレスラッチ９１の８１４
出力およびタイミンク回路８７のタイミング出力Ｔ６０
をその入力に受け、リセット回路８９のＲ１人力に接続
されたその出力Ｓ８に不履行信号を発生ずる〇タイミン
ク回路８７はプレスケーラ回路８６の出力Ｓｌｌから親
タイミング情報を受けて、その各出力線路ＴｏｏＳＴＩ
Ｏ１Ｔｌｌ、Ｔ２Ｏ、Ｔ２コ並びに前記線路Ｔ６０に時
間間隔を持つ出力パルスを発生する。
出力およびタイミンク回路８７のタイミング出力Ｔ６０
をその入力に受け、リセット回路８９のＲ１人力に接続
されたその出力Ｓ８に不履行信号を発生ずる〇タイミン
ク回路８７はプレスケーラ回路８６の出力Ｓｌｌから親
タイミング情報を受けて、その各出力線路ＴｏｏＳＴＩ
Ｏ１Ｔｌｌ、Ｔ２Ｏ、Ｔ２コ並びに前記線路Ｔ６０に時
間間隔を持つ出力パルスを発生する。
出力ＴＯＯ、ＴＩＯ、Ｔ２Ｏ、Ｔ２１はそれぞれ変調回
路８９の対応入力に印加され、残ったタイミング信号Ｔ
ｌｌはアドレスラッチ９１とデータラッチ９２の各書込
みヌ１−ローブ人力（Ｗ）に印加される。ビット指示回
路９０はその出力線路５１２（多芯導線接続を大矢印で
示す）に信号を生成し、後述の連続２０個の入力ビット
のどれが今多重母線ピン７１ｖＣ受入れられているかを
示す。この出力Ｓ１２はアドレスラッチ９１、データラ
ッチ９２およびモード選択回路９３に接続されている。
路８９の対応入力に印加され、残ったタイミング信号Ｔ
ｌｌはアドレスラッチ９１とデータラッチ９２の各書込
みヌ１−ローブ人力（Ｗ）に印加される。ビット指示回
路９０はその出力線路５１２（多芯導線接続を大矢印で
示す）に信号を生成し、後述の連続２０個の入力ビット
のどれが今多重母線ピン７１ｖＣ受入れられているかを
示す。この出力Ｓ１２はアドレスラッチ９１、データラ
ッチ９２およびモード選択回路９３に接続されている。
次にピン７１に受信される信号の性質を詳細に述べるが
、これは代表的に２０ビツトの情報を含むものトスる。
、これは代表的に２０ビツトの情報を含むものトスる。
その最初の４ビツトはアドレスに関係シ、出力８１２の
制御の下にアドレスラッチ９１の４つの各記憶位置に書
込捷れる。次の１６ビツトはデータに関係し、ビット指
示回路９０の出力Ｓ１２の出力信号の制御の下にデータ
ラッチ９２の１６の各記憶位置に書込まれる。データラ
ッチ９２の出力８１５は変調器８９のＤ入力に接続され
、モード回路９３のＳ１６出力は変調器８９のＥ入力に
接続され、変調器８９の出力はピン７０を介して多重デ
ータ母線に接続されている。
制御の下にアドレスラッチ９１の４つの各記憶位置に書
込捷れる。次の１６ビツトはデータに関係し、ビット指
示回路９０の出力Ｓ１２の出力信号の制御の下にデータ
ラッチ９２の１６の各記憶位置に書込まれる。データラ
ッチ９２の出力８１５は変調器８９のＤ入力に接続され
、モード回路９３のＳ１６出力は変調器８９のＥ入力に
接続され、変調器８９の出力はピン７０を介して多重デ
ータ母線に接続されている。
第３図の各ブロック内に何があるかを述べる前に、ＲＴ
ｔｌ１２（第２図）からピン７１に供給された代表的信
号の特性を示す第５図の波形を参照する。
ｔｌ１２（第２図）からピン７１に供給された代表的信
号の特性を示す第５図の波形を参照する。
この代表的信号は種々の長さの遊び期間で分離された一
連の通報群（１つを図示）から成る。遊び期間は比較的
高電圧レベルまたは低電圧レベルであり得るが、ＰＧＴ
やＮＧＴのないことを特徴とする。
連の通報群（１つを図示）から成る。遊び期間は比較的
高電圧レベルまたは低電圧レベルであり得るが、ＰＧＴ
やＮＧＴのないことを特徴とする。
各通報は（ａ＋持続時間ＸＴ（例えばＸ＝２−）の同期
パルスと、（ｂｌそれに続くそれぞれ周期Ｔの４つのア
ドレスビットと、（Ｃ）それぞれ周期Ｔの１６のデータ
ビットとから成り、Ｔは時間の単位で、例示の動作方式
では１ミリ秒である。このＴは常に第２図の水晶発振器
５２［より正しく一定時間に維持されている。同期パル
スは］〕Ｇ Ｔ １００とそれから２ｉＴだけ遅れたＮ
ＱＴ１０２により画定され、遊び期間が高電圧レベルに
あれば、Ｎ Ｇ ＴがＰＧＴより先行する必要があるが
、それはＰ Ｇ Ｔ １ｏ。
パルスと、（ｂｌそれに続くそれぞれ周期Ｔの４つのア
ドレスビットと、（Ｃ）それぞれ周期Ｔの１６のデータ
ビットとから成り、Ｔは時間の単位で、例示の動作方式
では１ミリ秒である。このＴは常に第２図の水晶発振器
５２［より正しく一定時間に維持されている。同期パル
スは］〕Ｇ Ｔ １００とそれから２ｉＴだけ遅れたＮ
ＱＴ１０２により画定され、遊び期間が高電圧レベルに
あれば、Ｎ Ｇ ＴがＰＧＴより先行する必要があるが
、それはＰ Ｇ Ｔ １ｏ。
の直前に起り得る。データビットは、ＭＣＩｊ１２から
ＲＴＴＪＩ６に送られるデータピッ１−があればそれと
、ＲＴｔ１１６からＭＣＵ１２Ｖｃ送られるデータビッ
トとの２群に分割される。第５図にはそれぞ：ｈ ｓビ
ットずつ示されている。
ＲＴＴＪＩ６に送られるデータピッ１−があればそれと
、ＲＴｔ１１６からＭＣＵ１２Ｖｃ送られるデータビッ
トとの２群に分割される。第５図にはそれぞ：ｈ ｓビ
ットずつ示されている。
第３図に戻って、遮断回路８３はクロック出力ピン７５
からＣ入力に印加されるタロツクパルス’ｔｌ数する通
常の計数器（図示せず）と、この計数器の計数値が所定
値に達したとき、一般にオーバーフロー状態に達したと
きセットされる通常のフリップフロップ（図示せず）と
を含んでいる。この計数器とフリップフロップは、ピン
７１に生じた１］ＧＴが回路８３のＤ人カに印加される
ごとにリセットされる。フリップフロップはセットされ
ると最後のＩ） Ｇ Ｔ以後極めて長時間が経過したこ
と、または上記今１つの場合では遊び時間が極めて長い
こと、およびＲＴＴＪを遮断すべき時間であることを示
す。このような条件が生じたときの計数は例えば２ す
なわち約４０Ｔである。フリップフロップがセットされ
たとき、出力Ｓ１からのＬＬＯ信号がゲート８１を遮断
するため、クロック出力ピン７５にクロックパルスが発
生せず、そのためＲＴＵが低電流引込み状態になる。遮
断回路８３の８１出力がリセット回路８４の入力Ｒ２に
印加されるとその回路が準備完了状態にセットされる。
からＣ入力に印加されるタロツクパルス’ｔｌ数する通
常の計数器（図示せず）と、この計数器の計数値が所定
値に達したとき、一般にオーバーフロー状態に達したと
きセットされる通常のフリップフロップ（図示せず）と
を含んでいる。この計数器とフリップフロップは、ピン
７１に生じた１］ＧＴが回路８３のＤ人カに印加される
ごとにリセットされる。フリップフロップはセットされ
ると最後のＩ） Ｇ Ｔ以後極めて長時間が経過したこ
と、または上記今１つの場合では遊び時間が極めて長い
こと、およびＲＴＴＪを遮断すべき時間であることを示
す。このような条件が生じたときの計数は例えば２ す
なわち約４０Ｔである。フリップフロップがセットされ
たとき、出力Ｓ１からのＬＬＯ信号がゲート８１を遮断
するため、クロック出力ピン７５にクロックパルスが発
生せず、そのためＲＴＵが低電流引込み状態になる。遮
断回路８３の８１出力がリセット回路８４の入力Ｒ２に
印加されるとその回路が準備完了状態にセットされる。
リセット回路８４の内容は第４図に図示され、後述され
る。
る。
同期検知回路８５は通常設計の計数器と復号回路を含む
が、その動作を、遮断回路８３がクロック回路を除勢し
てしまい、ピン７７に同期パルスの開始を示すＰＧＴ
（例えば第５図および第６図のＰＧＴｌｏｏ）が生じて
いるとして説明する。とのＰＧＴは遮断回路８３のフリ
ップフロップをリセットしてゲート８１を開き、ピン７
５にクロックパルスを生成する。後述のように、リセッ
ト回路８４はＰＯＴ１００に応じてＮ Ｇ Ｔ １０２
まで続（ＬＬＩパルパル出力Ｓ７に生ずる。Ｐ Ｇ Ｔ
１００のために、端縁検知器８２のＳ３出力に瞬時パ
ルスＬＬＩが生じ、これがアンドゲート１２８でリセッ
ト回路８４の出力ｓ５がらのＬＬＩ信号と組合されてそ
の出方ｓ６に瞬時リセットパルスＬＬＩを生じて同期検
知器８５内の計数器やリセットする。同時にリセット回
路８４の８７出力からのＬ ＴＪ ｌパルスにより同期
検知器８５内の計数器が伺勢されてクロック出力ピン７
５がらのクロックハ／ｌｚヌの計数を始める。
が、その動作を、遮断回路８３がクロック回路を除勢し
てしまい、ピン７７に同期パルスの開始を示すＰＧＴ
（例えば第５図および第６図のＰＧＴｌｏｏ）が生じて
いるとして説明する。とのＰＧＴは遮断回路８３のフリ
ップフロップをリセットしてゲート８１を開き、ピン７
５にクロックパルスを生成する。後述のように、リセッ
ト回路８４はＰＯＴ１００に応じてＮ Ｇ Ｔ １０２
まで続（ＬＬＩパルパル出力Ｓ７に生ずる。Ｐ Ｇ Ｔ
１００のために、端縁検知器８２のＳ３出力に瞬時パ
ルスＬＬＩが生じ、これがアンドゲート１２８でリセッ
ト回路８４の出力ｓ５がらのＬＬＩ信号と組合されてそ
の出方ｓ６に瞬時リセットパルスＬＬＩを生じて同期検
知器８５内の計数器やリセットする。同時にリセット回
路８４の８７出力からのＬ ＴＪ ｌパルスにより同期
検知器８５内の計数器が伺勢されてクロック出力ピン７
５がらのクロックハ／ｌｚヌの計数を始める。
同期パルスの正確な時間長は発振器５２の公差内で既知
であシ、クロック出力ピン７５のクロックパルスの周波
数はある最低値より高く、ある最高値より低いことが判
っているため、ＮＧＴ１０２が生じたとき同期検知器８
５の計数値がある値ｘ、１：す小さければ、それはその
ＮＧＴ１０２が同期パルスの終端を示していないことを
意味し、同様にその計数値がある値Ｙより大きければ、
そのパルスは長過ぎるため同期パルスではあり得ない。
であシ、クロック出力ピン７５のクロックパルスの周波
数はある最低値より高く、ある最高値より低いことが判
っているため、ＮＧＴ１０２が生じたとき同期検知器８
５の計数値がある値ｘ、１：す小さければ、それはその
ＮＧＴ１０２が同期パルスの終端を示していないことを
意味し、同様にその計数値がある値Ｙより大きければ、
そのパルスは長過ぎるため同期パルスではあり得ない。
ＮＧＴ１０２がＸとＹの間に生じたときは、そのパルス
は同期パルスと推定することができる。この低い値Ｘと
高い値Ｙは同期検知器８５の復号回路に設定されている
。従って同期検知器８５のＥ入力に付勢パルスが始１つ
てから計数がＸに達するまで、または計数がＹに達した
後、出力Ｓ９にＬＬＩパルパル生じ、オアゲート８８を
開いて不履行信号を発生し、リセット回路８４を準備完
了状態にする。
は同期パルスと推定することができる。この低い値Ｘと
高い値Ｙは同期検知器８５の復号回路に設定されている
。従って同期検知器８５のＥ入力に付勢パルスが始１つ
てから計数がＸに達するまで、または計数がＹに達した
後、出力Ｓ９にＬＬＩパルパル生じ、オアゲート８８を
開いて不履行信号を発生し、リセット回路８４を準備完
了状態にする。
計数Ｘ、Ｙ間にＮＧＴ１０２が生じると、それによる端
縁検知器８２のＳ２出力からのパルスによりリセット回
路８４が同期検知器８５のＥ入力から付勢パルスを遮断
してそれをそのときの計数に固定する。
縁検知器８２のＳ２出力からのパルスによりリセット回
路８４が同期検知器８５のＥ入力から付勢パルスを遮断
してそれをそのときの計数に固定する。
この計数Ｚは２−Ｔに生成するクロック出力ピン７５の
パルス数に等しいかそれに対応し、そのクロック出力ピ
ン７５のパルスの周波数に依存して比較的大きいか小さ
い数になる。プレスケーラ８６（後述）に必要な数は２
−Ｔに対応するクロックパルスの数ではなく、Ｔ ／
６に対応するクロックパルス数である。総分周比１６（
１÷２−÷６）は２進光では４ビツトで表されるため便
利であり、従って同期検知器の計数器の最下位４ビツト
をプレスケーラ８６に供給せずに分周が行われる。
パルス数に等しいかそれに対応し、そのクロック出力ピ
ン７５のパルスの周波数に依存して比較的大きいか小さ
い数になる。プレスケーラ８６（後述）に必要な数は２
−Ｔに対応するクロックパルスの数ではなく、Ｔ ／
６に対応するクロックパルス数である。総分周比１６（
１÷２−÷６）は２進光では４ビツトで表されるため便
利であり、従って同期検知器の計数器の最下位４ビツト
をプレスケーラ８６に供給せずに分周が行われる。
プレスケーラ８６はそれぞれ普通の設計の計数器とと比
較器を含み、その比較器はその計数器と同期検知器８５
からの線路ＳＩＯのＴ ／ ６とに応じて比較が生じた
とき常に出力線路Ｓｌｌにパルスを発生する０プレスケ
ーラ８６内の計数器はそのＲ入力の各ＮＧＴＩＣよりリ
セットされ、クロック出力ピン７５のクロックパルスに
より決まる速度で計数を行う。そのクロック出力ピン７
５に生ずるパルスの周波数に拘らず、その計数器の計数
がＴ ／ ６に対応する計数に達すると、プレスケーラ
８６はその出力端子Ｓｌｌに瞬時パルスを生成し、その
計数器をクリアして再びＴ ／ ６に対応する数の計数
を開始し、その数を計数すると親しいパルスを発生し、
この過程を反復する。
較器を含み、その比較器はその計数器と同期検知器８５
からの線路ＳＩＯのＴ ／ ６とに応じて比較が生じた
とき常に出力線路Ｓｌｌにパルスを発生する０プレスケ
ーラ８６内の計数器はそのＲ入力の各ＮＧＴＩＣよりリ
セットされ、クロック出力ピン７５のクロックパルスに
より決まる速度で計数を行う。そのクロック出力ピン７
５に生ずるパルスの周波数に拘らず、その計数器の計数
がＴ ／ ６に対応する計数に達すると、プレスケーラ
８６はその出力端子Ｓｌｌに瞬時パルスを生成し、その
計数器をクリアして再びＴ ／ ６に対応する数の計数
を開始し、その数を計数すると親しいパルスを発生し、
この過程を反復する。
最後にピン７１にＮＧＴが印加されると、端縁検知器８
２が出力ＳＪＣパルスを発生し、それによってプレスケ
ーラ８６の計数器がリセットされる。クロツク出力ピン
７５の出力が安定しておれば、プレスケーラ８６の計数
器は、ピン７１の最後のＮ Ｇ Ｔ以後６回その設定値
を計数してリセットされている筈である。このようにし
て端縁検知器８２の出力Ｓ２からのリセットパルスが利
用される。
２が出力ＳＪＣパルスを発生し、それによってプレスケ
ーラ８６の計数器がリセットされる。クロツク出力ピン
７５の出力が安定しておれば、プレスケーラ８６の計数
器は、ピン７１の最後のＮ Ｇ Ｔ以後６回その設定値
を計数してリセットされている筈である。このようにし
て端縁検知器８２の出力Ｓ２からのリセットパルスが利
用される。
タイミング回路８７は本質的にプレスケーラ８６のＳｌ
ｌ出力からのパルスを計数して、ピン７１のＮＧＴによ
シ端縁検知器８２の出力Ｓ２に生ずるパルスまたはリセ
ット回路８４からのリセットパルスによシリセットされ
る計数器を含んでいる。ＮＧＴを示す端縁検知器８２の
出力Ｓ２によシタイミング回路８７がリセットされると
、それは出力Ｔｏｏにパルスを生ずる０°然る後Ｓｌｌ
からの第２のパルスは最後のＮＧＴ以後Ｔ ／ ３を示
す出力をＴ１０Ｖｃ生じ、壕だ出力Ｓｌｌからの第３の
パルスは最後のＮＧＴ以後’ｌ’ ／ ２を示す出力を
Ｔｌｌに生じ、第４のパルスは最後のＮＧＴ以後２Ｔ／
３を示す出力をＴ２Ｏに生じ、第５のパルスは最後のＮ
Ｇ Ｔ以後５Ｔ／６を示す出力をＴ２１に生ずる。出
力Ｓｌｌに生ずる。
ｌ出力からのパルスを計数して、ピン７１のＮＧＴによ
シ端縁検知器８２の出力Ｓ２に生ずるパルスまたはリセ
ット回路８４からのリセットパルスによシリセットされ
る計数器を含んでいる。ＮＧＴを示す端縁検知器８２の
出力Ｓ２によシタイミング回路８７がリセットされると
、それは出力Ｔｏｏにパルスを生ずる０°然る後Ｓｌｌ
からの第２のパルスは最後のＮＧＴ以後Ｔ ／ ３を示
す出力をＴ１０Ｖｃ生じ、壕だ出力Ｓｌｌからの第３の
パルスは最後のＮＧＴ以後’ｌ’ ／ ２を示す出力を
Ｔｌｌに生じ、第４のパルスは最後のＮＧＴ以後２Ｔ／
３を示す出力をＴ２Ｏに生じ、第５のパルスは最後のＮ
Ｇ Ｔ以後５Ｔ／６を示す出力をＴ２１に生ずる。出
力Ｓｌｌに生ずる。
出力Ｓｌｌに勢する第６のパルスとしてピン７１にＮＧ
Ｔが生ずる筈であるが、これが生ずると、それによる端
縁検知器８２のＳ２出力のパルスがタイミング回路８７
の計数器並びにプレスケーラ８６の計数器をリセットし
て上述の過程を反復する。しかし、何等かの理由でＮＧ
Ｔが生じなければ、タイミング回路８７はＳｌｌからの
出力パルスを連続して受け、そのパルスの１２番目に２
ＴＫ等しい出力を’１”６０Ｖｃ生ずる。この出力パル
スは誤差状態を示し、後述の目的でオアゲート８８に印
加される。
Ｔが生ずる筈であるが、これが生ずると、それによる端
縁検知器８２のＳ２出力のパルスがタイミング回路８７
の計数器並びにプレスケーラ８６の計数器をリセットし
て上述の過程を反復する。しかし、何等かの理由でＮＧ
Ｔが生じなければ、タイミング回路８７はＳｌｌからの
出力パルスを連続して受け、そのパルスの１２番目に２
ＴＫ等しい出力を’１”６０Ｖｃ生ずる。この出力パル
スは誤差状態を示し、後述の目的でオアゲート８８に印
加される。
ビット指示回路９０は木質的に計数器を含み、その計数
器はそのＲ入力にリセット回路８４からリセットパルス
を受け、ＮＧＴ１０２（第５図）のような同期パルスの
後縁を示すＮＧＴがピン７１に印加されるまでリセット
状態を続けるが、そのときリセットパルスがそのビット
指示回路９０から除去σれる。ビット指示回路９０の計
数器はＮ （３Ｔ １０２ （第５図）で始まるピン７
１の１’Ｊ Ｇ Ｔ ＶｒＣよって端縁検知器８２の出
力Ｓ２に生ずるパルスの０人に応じて進められる。その
目的はピン７１に受入れたデータを順次アドレスラッチ
９１とデータラッチ９２に供給することである。すなわ
ち、同期パルスの後縁を示すＮＧＴで始まるピン７１の
最初４つのＮＧＴは、ビット指示回路９０ｆ：’［カウ
ント（例えば１〜４カウント）だけ進め、通報のアドレ
スを含む４ビツトをアドレスラッチ９１のＤ人力に供給
する。ピン７１の次の１６のＮＧＴはビット指示回路９
ｏをさらに１６カウント（例えば５〜２０カウント）進
メ、１６ノデータピツト（第５図）またはＲＴＩＩに入
力されているデータビットでデータラッチ９２のＤ人力
に印加されているものがその中の各記憶位置に記憶され
るようにする。第２１番目のＮＧＴにょシビット指示回
路９０は出力Ｓ１３にリセットパルスＬＬＩを生成し、
これはゲート８８に印加される。
器はそのＲ入力にリセット回路８４からリセットパルス
を受け、ＮＧＴ１０２（第５図）のような同期パルスの
後縁を示すＮＧＴがピン７１に印加されるまでリセット
状態を続けるが、そのときリセットパルスがそのビット
指示回路９０から除去σれる。ビット指示回路９０の計
数器はＮ （３Ｔ １０２ （第５図）で始まるピン７
１の１’Ｊ Ｇ Ｔ ＶｒＣよって端縁検知器８２の出
力Ｓ２に生ずるパルスの０人に応じて進められる。その
目的はピン７１に受入れたデータを順次アドレスラッチ
９１とデータラッチ９２に供給することである。すなわ
ち、同期パルスの後縁を示すＮＧＴで始まるピン７１の
最初４つのＮＧＴは、ビット指示回路９０ｆ：’［カウ
ント（例えば１〜４カウント）だけ進め、通報のアドレ
スを含む４ビツトをアドレスラッチ９１のＤ人力に供給
する。ピン７１の次の１６のＮＧＴはビット指示回路９
ｏをさらに１６カウント（例えば５〜２０カウント）進
メ、１６ノデータピツト（第５図）またはＲＴＩＩに入
力されているデータビットでデータラッチ９２のＤ人力
に印加されているものがその中の各記憶位置に記憶され
るようにする。第２１番目のＮＧＴにょシビット指示回
路９０は出力Ｓ１３にリセットパルスＬＬＩを生成し、
これはゲート８８に印加される。
アドレスラッチ９１は４段の記憶レジスタと比較器とを
含み、ビット指示回路９ｏの制御の下にアドレスラッチ
９１の入力Ｄに印加されたアドレス久方がピン７６に予
め供給されたアドレスに等しければ、誤差のない状態が
生じ、入力ビツトが予め供給されたビットに合わなけれ
ば、アドレスラッチ９１の出力Ｓ１４にＬＬＩの誤差パ
ルスが生成される。
含み、ビット指示回路９ｏの制御の下にアドレスラッチ
９１の入力Ｄに印加されたアドレス久方がピン７６に予
め供給されたアドレスに等しければ、誤差のない状態が
生じ、入力ビツトが予め供給されたビットに合わなけれ
ば、アドレスラッチ９１の出力Ｓ１４にＬＬＩの誤差パ
ルスが生成される。
データラッチ９２は、ビット指示回路９ｏの計数とモー
ドピン７８の制御によるモード回路９３の設定に依存し
て１つ人力または入出力ピン７７に供給される情報を記
°はし得る１６のレジスタを含んでいる。第５図に示す
例示、すなわち８つのデータピット力ＭＣ［］から供給
され、さらに８つのデータビットが入出力ピン７７に印
加されるときは、最初の８つのビットがビット表示回路
９ｏと、矢印９９のようにそのビット表示回路９ｏから
計数情報を受けるモードＩＪａ回路９３の制御下でデー
タラッチ９２の各レジスタ内に固定される。第２の８ビ
ツトハスイツチ、感知器その他（図示せず）からのピン
７７Ｖｃ供給きれる。
ドピン７８の制御によるモード回路９３の設定に依存し
て１つ人力または入出力ピン７７に供給される情報を記
°はし得る１６のレジスタを含んでいる。第５図に示す
例示、すなわち８つのデータピット力ＭＣ［］から供給
され、さらに８つのデータビットが入出力ピン７７に印
加されるときは、最初の８つのビットがビット表示回路
９ｏと、矢印９９のようにそのビット表示回路９ｏから
計数情報を受けるモードＩＪａ回路９３の制御下でデー
タラッチ９２の各レジスタ内に固定される。第２の８ビ
ツトハスイツチ、感知器その他（図示せず）からのピン
７７Ｖｃ供給きれる。
モード回路９３は木質的に通常の復号器（図示せず）と
若干のゲートから成る。このデー１−はデークラッチ９
２内のビット位置のいくってピン７１から ′の入力用
でいくつがピン７ｏからの出方用であるかを決めるピン
７８の印加信号に応動し、復７ｊ−器はそのゲートおよ
びビット指示回路９０がらの信号に応じて、モード回路
９３から導線１７０を介してデータラッチ９２に供給σ
れる信号の制御の下に、入出力ピン７７にデータ方向（
入力か出力か）を設定する。
若干のゲートから成る。このデー１−はデークラッチ９
２内のビット位置のいくってピン７１から ′の入力用
でいくつがピン７ｏからの出方用であるかを決めるピン
７８の印加信号に応動し、復７ｊ−器はそのゲートおよ
びビット指示回路９０がらの信号に応じて、モード回路
９３から導線１７０を介してデータラッチ９２に供給σ
れる信号の制御の下に、入出力ピン７７にデータ方向（
入力か出力か）を設定する。
このデータはデータラッチ９２の出力５１５７５＞ら送
シ出される。モード回路９３の出力Ｓ１６からの伝送信
号はデータが変調器８９に受入れられてＭＣＩＪに伝送
されるときを定める。
シ出される。モード回路９３の出力Ｓ１６からの伝送信
号はデータが変調器８９に受入れられてＭＣＩＪに伝送
されるときを定める。
変調器８９はタイミング回路８７からタイミング信号を
、データラッチ９２の出力Ｓ１５からデータを、モード
回路９３の出力Ｓ１６から伝送信号をそれぞれ受けて多
重母線出力ピン７０に正しく調時されたデータ信号を生
成する複数個のゲートを含んでいる。
、データラッチ９２の出力Ｓ１５からデータを、モード
回路９３の出力Ｓ１６から伝送信号をそれぞれ受けて多
重母線出力ピン７０に正しく調時されたデータ信号を生
成する複数個のゲートを含んでいる。
これらの信号の正確な形は後述する。
次に第４図についてリセット回路８４の内容を説明する
。第４図において、文字または文字と数字を含む小型の
方形は第３図のリセ・ント回路の同じ記号に対応する。
。第４図において、文字または文字と数字を含む小型の
方形は第３図のリセ・ント回路の同じ記号に対応する。
すなわち例えばＲ１で表わす方ノＶ１１０は第３図のリ
セット回路８４の入力Ｒ１に対応し、アントゲ−１１１
２の出力はオアゲート１１４の各入力に対応する。オア
ゲート１１４の出力はＦＦＩで表わされるＤ型フリップ
フロップ１１６のＤ入力に接続され、端子Ｒ２はインバ
ータ１１７ヲ介してそのフリップフロッグ１１６のセッ
ト入力Ｓと同じＤ型フリップフロップ１１８のＳ入力に
接続されている。
セット回路８４の入力Ｒ１に対応し、アントゲ−１１１
２の出力はオアゲート１１４の各入力に対応する。オア
ゲート１１４の出力はＦＦＩで表わされるＤ型フリップ
フロップ１１６のＤ入力に接続され、端子Ｒ２はインバ
ータ１１７ヲ介してそのフリップフロッグ１１６のセッ
ト入力Ｓと同じＤ型フリップフロップ１１８のＳ入力に
接続されている。
端子Ｃはフリップフロッグ１１６．１１８のりｌフック
人力Ｃに接続され、Ｄ入力端子はナントゲート１２０の
一方の入力と、アンドゲート１２２の一方の入力と、ノ
アゲー１〜１２４の一方の入力とに接続され、フリップ
フロップ１１６のＱ出力とノアゲート１２４の出力はア
ントゲ−１−１１２の２つの入力に接続されているＯ ｂ、はナンドゲ−１−１’２０の第２人力に接続され、
ナントゲート１２０とアンドゲート１２２の各出力はオ
アゲート１２６の副入力に接続され、オアゲート１２６
の出力はフリップフロップ１１８のＤ入力に接続でれて
いる０フリツプフロツプ１１８のＱ出力は出力端子Ｓ５
、ノアゲート１２４の一方の入力端子およびアンドゲー
ト１２２の一方の入力端子に接続され、アンドゲート１
２２の出力は出力端子Ｓ７に接続されている。
人力Ｃに接続され、Ｄ入力端子はナントゲート１２０の
一方の入力と、アンドゲート１２２の一方の入力と、ノ
アゲー１〜１２４の一方の入力とに接続され、フリップ
フロップ１１６のＱ出力とノアゲート１２４の出力はア
ントゲ−１−１１２の２つの入力に接続されているＯ ｂ、はナンドゲ−１−１’２０の第２人力に接続され、
ナントゲート１２０とアンドゲート１２２の各出力はオ
アゲート１２６の副入力に接続され、オアゲート１２６
の出力はフリップフロップ１１８のＤ入力に接続でれて
いる０フリツプフロツプ１１８のＱ出力は出力端子Ｓ５
、ノアゲート１２４の一方の入力端子およびアンドゲー
ト１２２の一方の入力端子に接続され、アンドゲート１
２２の出力は出力端子Ｓ７に接続されている。
第４図のりセラ１−回路８４の動作を、その各点の電圧
レベルを縦軸に、時間を横軸に示した第８図の波形につ
いて説明する。この動作は、ビット指示回路９０（第３
図）がその出力５１３ＶＣ丁度パルスＬＬｌヲ発生し、
これによってオアゲート８８が開かれて不履行出力パル
スＴＪ Ｌ ｌを生じ、これがリセット回路８４のＲ１
人力に印加される（第８図の線Ｒ１」−のパルス８１０
）と仮定して説明を始める。このパルスはリセット回路
８４の端子Ｃに次のクロックパルスが（第３図ピン７５
から）生じ−たときフリップフロッグ１１６をセットす
る（Ｑ出力がＬＬ、１になる）０ フリップフロップ１１６がセットされると、その司出力
がＬ’Ｌ ＯＩｃなシ、ナントゲート１２０ＫＬＬ。
レベルを縦軸に、時間を横軸に示した第８図の波形につ
いて説明する。この動作は、ビット指示回路９０（第３
図）がその出力５１３ＶＣ丁度パルスＬＬｌヲ発生し、
これによってオアゲート８８が開かれて不履行出力パル
スＴＪ Ｌ ｌを生じ、これがリセット回路８４のＲ１
人力に印加される（第８図の線Ｒ１」−のパルス８１０
）と仮定して説明を始める。このパルスはリセット回路
８４の端子Ｃに次のクロックパルスが（第３図ピン７５
から）生じ−たときフリップフロッグ１１６をセットす
る（Ｑ出力がＬＬ、１になる）０ フリップフロップ１１６がセットされると、その司出力
がＬ’Ｌ ＯＩｃなシ、ナントゲート１２０ＫＬＬ。
信号が印加これる。このとき第８図のＤ線から判るよう
に遊び接続が起っているので、Ｄ入力端子もまた低レベ
ルになる。このためナントゲート１２０の副入力がＬ
ＴＪ ｏとなるためその出力はＬＬＩとなり、これがオ
アゲート１２６を介してフリップフロップ１１８のＤ入
力に印加され、これをセラｌ−する。このためそのＱ出
力がＬＬｌになり、従つてＳ５出力がＬＬＩになる。第
８図の波形には示されていないが、ビット指示回路９０
がＳ１３信号を生じなければ、そのうちに遮断回路８３
（第３図）の８１出力にＬＬＯ出力パルスが生じ、これ
がリセット回路８４のＲ２入力端子に印加される。この
信号は゛またインバータｌｌ’７を介してフリップフロ
ップ１１６．１１８のＳ入力に直接印加され、それをセ
ラ１−する。どのような場合も、その後遊び期間の終シ
を示すＤ線上のＰＧＴ（第８図）が回路部品による極め
て僅かの遅れの後同期検知器８５（第３図）を付勢して
、第８図の線Ｒ１上に示すようにそのＳ９出力にＬＬＩ
パルスを生成する。
に遊び接続が起っているので、Ｄ入力端子もまた低レベ
ルになる。このためナントゲート１２０の副入力がＬ
ＴＪ ｏとなるためその出力はＬＬＩとなり、これがオ
アゲート１２６を介してフリップフロップ１１８のＤ入
力に印加され、これをセラｌ−する。このためそのＱ出
力がＬＬｌになり、従つてＳ５出力がＬＬＩになる。第
８図の波形には示されていないが、ビット指示回路９０
がＳ１３信号を生じなければ、そのうちに遮断回路８３
（第３図）の８１出力にＬＬＯ出力パルスが生じ、これ
がリセット回路８４のＲ２入力端子に印加される。この
信号は゛またインバータｌｌ’７を介してフリップフロ
ップ１１６．１１８のＳ入力に直接印加され、それをセ
ラ１−する。どのような場合も、その後遊び期間の終シ
を示すＤ線上のＰＧＴ（第８図）が回路部品による極め
て僅かの遅れの後同期検知器８５（第３図）を付勢して
、第８図の線Ｒ１上に示すようにそのＳ９出力にＬＬＩ
パルスを生成する。
Ｐ ＯＴ 腎が生じたとき、これによって生じたノアゲ
ー１−１２４のＬＬＩのため（フリッグフロッ１１１８
のＱ出力がＬＬｌであることが想起される）、アントゲ
−１・１１２、従ってオアゲート１１４にＬＬ。
ー１−１２４のＬＬＩのため（フリッグフロッ１１１８
のＱ出力がＬＬｌであることが想起される）、アントゲ
−１・１１２、従ってオアゲート１１４にＬＬ。
が印加され、結局フリップフロップ１１６にＬ ＴＪ’
。
。
が印加される。これは波形Ｆ１のパルス８１４で示すよ
うに、フリップフロップ１１６をセット状態からリセッ
ト状態に極めて瞬時的に変えるが、その直後Ｓ９１ｃ
ＴＪ Ｌ ｌパルスが生じて再びフリップフロップ１１
６をセットする。
うに、フリップフロップ１１６をセット状態からリセッ
ト状態に極めて瞬時的に変えるが、その直後Ｓ９１ｃ
ＴＪ Ｌ ｌパルスが生じて再びフリップフロップ１１
６をセットする。
入力Ｒ工にＮ Ｇ Ｔ ８１６が生じたとき、オアゲー
ト１１４（／（はフリップフロップ１１６をセット状態
に維持するＬＬＩがないため、オアゲー） １１４はＬ
ＬＯを生成してフリップフロップユ１６をリセットし、
フリップフロップがリセットすると、そのＱ出力が波形
Ｆ１のＮＧＴ８１８で示すようにＬＬＯＫなる。
ト１１４（／（はフリップフロップ１１６をセット状態
に維持するＬＬＩがないため、オアゲー） １１４はＬ
ＬＯを生成してフリップフロップユ１６をリセットし、
フリップフロップがリセットすると、そのＱ出力が波形
Ｆ１のＮＧＴ８１８で示すようにＬＬＯＫなる。
しかし、フリップフロップ１１１３はセット状態を続け
るため、そのＱ出力、従ってこの回路の８５出力はＬＬ
Ｉのままである。同期パルヌの終端を示すＮ Ｇ Ｔ８
２４のため、アンドゲート１２２にＬ ＴＪ ｏ信号が
印加され、これによって生じたｈＬｏ出力がナンドゲ−
１−１２０からのＬＬＯ信号と共にオアゲート１２６に
印加されるため、フリップフロップ１１８はリセットさ
れ、これによってＳ５信号がＬＬＱになる。アンドゲー
ト１２２からのＬＬＯ信号はＳ７出力もＬＬＯにして同
期検知器８５（第３図）から付勢パルスを除く。
るため、そのＱ出力、従ってこの回路の８５出力はＬＬ
Ｉのままである。同期パルヌの終端を示すＮ Ｇ Ｔ８
２４のため、アンドゲート１２２にＬ ＴＪ ｏ信号が
印加され、これによって生じたｈＬｏ出力がナンドゲ−
１−１２０からのＬＬＯ信号と共にオアゲート１２６に
印加されるため、フリップフロップ１１８はリセットさ
れ、これによってＳ５信号がＬＬＱになる。アンドゲー
ト１２２からのＬＬＯ信号はＳ７出力もＬＬＯにして同
期検知器８５（第３図）から付勢パルスを除く。
ここで同期パルスの終端を示すＮ Ｇ Ｔ ８２４が生
じなかったとすると、実際に同期検知器８５（第３図）
が第８図の波形Ｒ１のＰＧＴ８２’６に続く点線で示す
ようにその８９出力に再びＬＬＩ信号を生ずる。
じなかったとすると、実際に同期検知器８５（第３図）
が第８図の波形Ｒ１のＰＧＴ８２’６に続く点線で示す
ようにその８９出力に再びＬＬＩ信号を生ずる。
これが生ずると、フリップフロラ１１１６がオアゲ−）
１１４を介して再びセラ１−され、ＮＧＴは起らなかっ
たから、フリップフロップ１１Ｂはセット状態を続け、
従って出力Ｓ５、Ｓ７にはＬＬＩ信号が生ずる。実際に
はＮ Ｃｒ Ｔ ８２４が生ずることが判るが、これが
生じたときフリップフロップ１１６がＰＧＴ８２６の生
じたときのようにセットされると、このパルスは同期パ
ルスとして処理されず、誤差パルスとして処理され、次
のＰＧＴが現れるまで、第３図のすべての回路には何も
起らない。この結果を以下に詳述する。
１１４を介して再びセラ１−され、ＮＧＴは起らなかっ
たから、フリップフロップ１１Ｂはセット状態を続け、
従って出力Ｓ５、Ｓ７にはＬＬＩ信号が生ずる。実際に
はＮ Ｃｒ Ｔ ８２４が生ずることが判るが、これが
生じたときフリップフロップ１１６がＰＧＴ８２６の生
じたときのようにセットされると、このパルスは同期パ
ルスとして処理されず、誤差パルスとして処理され、次
のＰＧＴが現れるまで、第３図のすべての回路には何も
起らない。この結果を以下に詳述する。
何等かの理由で通報のアドレス部またはデータ部（第５
図参照〕の適正な時点でＩｌｌ Ｇ Ｔが生じなかった
とすると、このような場合にはタイミング回路８７が第
８図の波形Ｒ１のパルス８３０で示されるようなパルス
Ｔ６０を生ずる。このＬＬＩパルス８３０によりフリッ
プフロップ１１６はオアゲート１１４を介してセットさ
れる。９人力の次のＮＧＴ８３２は遊び区間の始めか他
の何かに関係なくタイミング回路８７からの信号Ｔ６０
を停止する ＮＧＴ８３２に続くＤ入力のＬＴＪ’Ｏ信
号のためナントゲート１２０には２つのＬＬｏ信号が印
加されて、出力信号Ｌ ＴＪ ｌを生じ、これがオアゲ
ート１２６を介してフリップフロップ１１８をセットす
る。その他すべての点で、リセット回路の動作は前述の
通シである。
図参照〕の適正な時点でＩｌｌ Ｇ Ｔが生じなかった
とすると、このような場合にはタイミング回路８７が第
８図の波形Ｒ１のパルス８３０で示されるようなパルス
Ｔ６０を生ずる。このＬＬＩパルス８３０によりフリッ
プフロップ１１６はオアゲート１１４を介してセットさ
れる。９人力の次のＮＧＴ８３２は遊び区間の始めか他
の何かに関係なくタイミング回路８７からの信号Ｔ６０
を停止する ＮＧＴ８３２に続くＤ入力のＬＴＪ’Ｏ信
号のためナントゲート１２０には２つのＬＬｏ信号が印
加されて、出力信号Ｌ ＴＪ ｌを生じ、これがオアゲ
ート１２６を介してフリップフロップ１１８をセットす
る。その他すべての点で、リセット回路の動作は前述の
通シである。
データ信号の説明を行った後全多重母線方式の動作を説
明する。第７図の波形の特にその上から３つまで、すな
わち母線入力、母線出力、母線組合せには、連続する３
つのデータビットが示されている。母線入力は例えば第
３図の多重母線入力ピン７１の入来信号を示し、母線出
力は第３図のピン７０の出力信号を示す。また母線組合
せは母線入力と母線出力の信号が第１図のデータ母線１
４の何れかに生じたときの組合せを示す。各データビッ
トの持続時間はＴである。各データピッＩ・は’７００
のようなＮ Ｇ Ｔで始まυ、次のデータビットの始め
でもある７０２のようなＮＧＴで終る。最後（第１６番
目）のデータビットは最後のＮＧＴが不要である（第５
図）ことが判る。従って１データビツトはＮ Ｇ Ｔ７
ｏｏからＮＧＴ７０２まで、次のデータビットはＮ Ｇ
Ｔ ７０２からＮＧＴ７０４寸で、第３のビットはＮ
Ｇ Ｔ ７０４からＮＧＴ７０６までである。
明する。第７図の波形の特にその上から３つまで、すな
わち母線入力、母線出力、母線組合せには、連続する３
つのデータビットが示されている。母線入力は例えば第
３図の多重母線入力ピン７１の入来信号を示し、母線出
力は第３図のピン７０の出力信号を示す。また母線組合
せは母線入力と母線出力の信号が第１図のデータ母線１
４の何れかに生じたときの組合せを示す。各データビッ
トの持続時間はＴである。各データピッＩ・は’７００
のようなＮ Ｇ Ｔで始まυ、次のデータビットの始め
でもある７０２のようなＮＧＴで終る。最後（第１６番
目）のデータビットは最後のＮＧＴが不要である（第５
図）ことが判る。従って１データビツトはＮ Ｇ Ｔ７
ｏｏからＮＧＴ７０２まで、次のデータビットはＮ Ｇ
Ｔ ７０２からＮＧＴ７０４寸で、第３のビットはＮ
Ｇ Ｔ ７０４からＮＧＴ７０６までである。
各データピッ１−は２つのＮＧＴの中間に７０８のよう
なＰＧＴを有し、そのＰＧＴのＮＧＴに対するタイミン
グでそのビットが０を表わすか１を表わすかが決壕る。
なＰＧＴを有し、そのＰＧＴのＮＧＴに対するタイミン
グでそのビットが０を表わすか１を表わすかが決壕る。
このＯと１は多重母線方式のハードウェアの動作を説明
するため、他のどこかで用いられたＬ ＴＪ ｏとＬＬ
Ｉの電圧レベｌしと区別するために用いる。
するため、他のどこかで用いられたＬ ＴＪ ｏとＬＬ
Ｉの電圧レベｌしと区別するために用いる。
Ｐ Ｇ Ｔ ｉｉ データビットを限る２つのＮ Ｇ
Ｔの一方または他方からＴ／３で生ずる。ＰＧＴが第２
（１’）ＮＧＴからＴ ／ ３で起ると、任意にデータ
ビットｌ″ｉｏであるとし、ＰＧＴが第１ＮＧ’ｆ’か
らＴ／３で起ると１であるとする。Ｎ Ｇ Ｔ ７０４
．７０６と組合された母線組合せ波形内のＰＧＴ７１０
は１である。
Ｔの一方または他方からＴ／３で生ずる。ＰＧＴが第２
（１’）ＮＧＴからＴ ／ ３で起ると、任意にデータ
ビットｌ″ｉｏであるとし、ＰＧＴが第１ＮＧ’ｆ’か
らＴ／３で起ると１であるとする。Ｎ Ｇ Ｔ ７０４
．７０６と組合された母線組合せ波形内のＰＧＴ７１０
は１である。
データビットのここまでの説明はＭＣＵ１２から任意の
ＲＴＩＩ６へのアドレスピッｌ−１／Ｃも適用すること
ができる。
ＲＴＩＩ６へのアドレスピッｌ−１／Ｃも適用すること
ができる。
―ＩＪ述の説明から典型的なＲＴＩＩは電子的に配置さ
れ、ＩｖＣ口からＸ個のデータビットを受けてＹ個のデ
ータビットをＭＣＴＪＶｃ伝送し、そのＸとＹの合計が
１６であることが判る。ＭＣ１］からＲＴｔｌに伝送さ
れるデータビットはＮ０Ｔ７ｏ４からＰＧＴ ’７０８
までの部分のようなＬＬ０部分と、Ｐ Ｇ Ｔ７０８か
らＮ、Ｇ Ｔ ７０２までの部分のようなＬＬ１部分か
ら成っている。
れ、ＩｖＣ口からＸ個のデータビットを受けてＹ個のデ
ータビットをＭＣＴＪＶｃ伝送し、そのＸとＹの合計が
１６であることが判る。ＭＣ１］からＲＴｔｌに伝送さ
れるデータビットはＮ０Ｔ７ｏ４からＰＧＴ ’７０８
までの部分のようなＬＬ０部分と、Ｐ Ｇ Ｔ７０８か
らＮ、Ｇ Ｔ ７０２までの部分のようなＬＬ１部分か
ら成っている。
データビットがＲＴＩＩ６からＭＣＬｌ１２に伝送され
る場合は、ＭＣＵはなおすべてのＮＧＴとその後または
前の信号のＴ ／ ４を伝送する。ＮＧＴ７０２（！：
ＮＧＴ７０４の間のデータビットは１例である。従って
ＮＧＴ７０２と次のＴ ／’ ４のＬＬＯがＭＣＴＪか
らＲＴＵに伝送され、またＮ０Ｔ７ｏ４とその前のＴ
／ ４のＬＬＩがＭＣＵからＲＴＬＩＫ伝送される。中
央の２Ｔ／４の部分（７０２と７０４の間）は第２図の
ＭＣＵの入出力駆動器６２からのＬＬＩｆもＬ’Ｌｏで
もない高インピーダンス出力を表ワす０ ＲＴＩＩ６からＭＣＴＪ１２へのテ゛−タビットの伝送
中、ＲＴＵは母線出力ピン７０に第７図の母線出方波形
で示すようなデータ欠落部を供給する０この部分は第３
図のタイミング回路８７と変調器８９の制御の下に供給
される。各ビットに対するこのデータ部分もまたＬＬＯ
で始ま９（例えば部分７１２＃照）ＬＬＩで終る（例え
ば部分７１４参照）０上述のようにＰＧＴのタイミング
でデータビットが１かＯかが決ま、！２．ＰＧＴ７１ｏ
はｌ′ｆｃ、ＰＧＴ’７１６はＯを定義する。第３図の
ピン７０に生ずる信号はタイミング回路８７からのパル
スＴＯＯの直後に始まり、パルスＴ２１で終る。少なく
ともＴｌｏとＴａ２の間の区間は変調器８９の出力イン
ピーダンスが低いが、他の区間では高インピーダンスを
示す。
る場合は、ＭＣＵはなおすべてのＮＧＴとその後または
前の信号のＴ ／ ４を伝送する。ＮＧＴ７０２（！：
ＮＧＴ７０４の間のデータビットは１例である。従って
ＮＧＴ７０２と次のＴ ／’ ４のＬＬＯがＭＣＴＪか
らＲＴＵに伝送され、またＮ０Ｔ７ｏ４とその前のＴ
／ ４のＬＬＩがＭＣＵからＲＴＬＩＫ伝送される。中
央の２Ｔ／４の部分（７０２と７０４の間）は第２図の
ＭＣＵの入出力駆動器６２からのＬＬＩｆもＬ’Ｌｏで
もない高インピーダンス出力を表ワす０ ＲＴＩＩ６からＭＣＴＪ１２へのテ゛−タビットの伝送
中、ＲＴＵは母線出力ピン７０に第７図の母線出方波形
で示すようなデータ欠落部を供給する０この部分は第３
図のタイミング回路８７と変調器８９の制御の下に供給
される。各ビットに対するこのデータ部分もまたＬＬＯ
で始ま９（例えば部分７１２＃照）ＬＬＩで終る（例え
ば部分７１４参照）０上述のようにＰＧＴのタイミング
でデータビットが１かＯかが決ま、！２．ＰＧＴ７１ｏ
はｌ′ｆｃ、ＰＧＴ’７１６はＯを定義する。第３図の
ピン７０に生ずる信号はタイミング回路８７からのパル
スＴＯＯの直後に始まり、パルスＴ２１で終る。少なく
ともＴｌｏとＴａ２の間の区間は変調器８９の出力イン
ピーダンスが低いが、他の区間では高インピーダンスを
示す。
第３図において、ＴＯＯは端縁検知器８２の出力Ｓ２か
らのパルスの結果として生成し、Ｔａ２はそれより５Ｔ
／６遅れて生じることが想起される。出力Ｓ２は各ＮＧ
Ｔが端縁検知器８２に受入れられたとき生じる。変調器
８９に生ずる信号のタイミングはＭ ＣＵから受入れた
信号と重なるようになっており、この信号のＬＬｏ部分
の重なシが実質的にＴ／４であシ、ＬＬ１部分の重なシ
が５Ｔ／６−３Ｔ／ ４ ＝ Ｔ ／１２である。この
ように第１図の全データ母線１４上の信号は決して高イ
ンピーダンス状態にならない。
らのパルスの結果として生成し、Ｔａ２はそれより５Ｔ
／６遅れて生じることが想起される。出力Ｓ２は各ＮＧ
Ｔが端縁検知器８２に受入れられたとき生じる。変調器
８９に生ずる信号のタイミングはＭ ＣＵから受入れた
信号と重なるようになっており、この信号のＬＬｏ部分
の重なシが実質的にＴ／４であシ、ＬＬ１部分の重なシ
が５Ｔ／６−３Ｔ／ ４ ＝ Ｔ ／１２である。この
ように第１図の全データ母線１４上の信号は決して高イ
ンピーダンス状態にならない。
全方式の動作は次の通りである。第１図において、ＭＣ
Ｉｌ１ｚはその複雑さによってデータ母線１４−１ない
し１４−４の１本または（全部を含む）それ以上に同時
に通報を伝送するように設計することもできるが、各デ
ータ母線に対し、それに取付けられた各ＲＴＴＪ１６へ
の伝送は直列であり、４つのアドレスピン７６（第３図
）を１とＯを表わす電圧値の組合せに接続するため、所
定のデータ母線上の各ＲＴＴＪの独特のアドレスを与え
られる。従って各データ母線には独特のアトｌ／ス指定
が可能なＲＴＬＩが１６個ある。
Ｉｌ１ｚはその複雑さによってデータ母線１４−１ない
し１４−４の１本または（全部を含む）それ以上に同時
に通報を伝送するように設計することもできるが、各デ
ータ母線に対し、それに取付けられた各ＲＴＴＪ１６へ
の伝送は直列であり、４つのアドレスピン７６（第３図
）を１とＯを表わす電圧値の組合せに接続するため、所
定のデータ母線上の各ＲＴＴＪの独特のアドレスを与え
られる。従って各データ母線には独特のアトｌ／ス指定
が可能なＲＴＬＩが１６個ある。
その１各ＲＴＴＩＪの２つのモードピン７８（第３図）
がｌとＯを表わす電圧値の組合せに接続さ九て、Ｍ Ｃ
Ｉｌから特定のＲＴＵに伝送される１６のデータビット
（もしあれば）の数とＲＴＵからＭＣＵに伝送されるデ
ータビットの数を定める。例えば１つのＲＴＩＩが第５
図および第６図の波形に合うよつＩＣ−１ＭＣＴＪ１ｇ
から８つのデータビットを受け入れてそれＶＣ８つのデ
ータビットを伝送するように結線されていると仮定する
。
がｌとＯを表わす電圧値の組合せに接続さ九て、Ｍ Ｃ
Ｉｌから特定のＲＴＵに伝送される１６のデータビット
（もしあれば）の数とＲＴＵからＭＣＵに伝送されるデ
ータビットの数を定める。例えば１つのＲＴＩＩが第５
図および第６図の波形に合うよつＩＣ−１ＭＣＴＪ１ｇ
から８つのデータビットを受け入れてそれＶＣ８つのデ
ータビットを伝送するように結線されていると仮定する
。
出発点として第３図において、任意の・母線１４の母線
信号が極めて長時間遊び状態にあったため遮断回路８３
が時間切れになってそのＳ１出力［Ｌ Ｌ Ｏ信号を生
じているとする。従ってゲート８１は閉じてピン７５に
はクロックパルスが生じない。その上（リセット回路８
４のＲ１人力に印加される）ゲート８８からのＬＬＩパ
ルスか、（リセット回路８４のＲ２人力に印加され、イ
ンバータ１１７によ、９ＬＬｌに反転される遮断回路８
３の）出力Ｓ１からのＬ ＴＪ ｏパルスにより、リセ
ット回路８４の両フリップフロップ１１６．１１８がセ
ットされ、Ｓ５１ｃ Ｌ Ｌ １ カ生ずる。
信号が極めて長時間遊び状態にあったため遮断回路８３
が時間切れになってそのＳ１出力［Ｌ Ｌ Ｏ信号を生
じているとする。従ってゲート８１は閉じてピン７５に
はクロックパルスが生じない。その上（リセット回路８
４のＲ１人力に印加される）ゲート８８からのＬＬＩパ
ルスか、（リセット回路８４のＲ２人力に印加され、イ
ンバータ１１７によ、９ＬＬｌに反転される遮断回路８
３の）出力Ｓ１からのＬ ＴＪ ｏパルスにより、リセ
ット回路８４の両フリップフロップ１１６．１１８がセ
ットされ、Ｓ５１ｃ Ｌ Ｌ １ カ生ずる。
第４図を５照されたい。次に第５図に示す通報がＭＣＴ
Ｊ１２から母線１４を介しテＲＴＴＪ１６Ｖｃ伝送され
ると仮定する。
Ｊ１２から母線１４を介しテＲＴＴＪ１６Ｖｃ伝送され
ると仮定する。
その最初のＰＧＴである第６図の１００は遮断回路８３
の入力りに印加されてこれをリセットし、そのＳ１出力
をＬＬＩに変える。このＳｌ出力ＬＬＩはゲート８１を
開いて１寺間Ｔごとに９６の公称率でクロックパルスの
発生を開始する（Ｔは一般に１ミリ秒、クロック周波数
は９６ＫＨ２）。しかしこの公称クロックパルス周波数
は周辺条件の変化と部品の特性によってＴ時間当り４８
ないし３８４の幅を示すことがある。
の入力りに印加されてこれをリセットし、そのＳ１出力
をＬＬＩに変える。このＳｌ出力ＬＬＩはゲート８１を
開いて１寺間Ｔごとに９６の公称率でクロックパルスの
発生を開始する（Ｔは一般に１ミリ秒、クロック周波数
は９６ＫＨ２）。しかしこの公称クロックパルス周波数
は周辺条件の変化と部品の特性によってＴ時間当り４８
ないし３８４の幅を示すことがある。
第４図において、リセット回路８４の入力沢２に前に印
加されたＬＬＯはインバータ１１７でＬＬＩＫ変えられ
てフリップフロップ１１６．１１８をセットしたが、こ
のためフリップフロップ１１６．１１８はＰ Ｇ Ｔ
ｌｏｏが生じてリセットされたままで、この結果出力Ｓ
５がＬＬＩに設定される。）ＰＧＴｌｏｏ（第６図）に
よシ端縁検知器８２（第５図）の８３出力バ瞬時ＬＬＩ
パルヌ（ｆ’ ６ 図のパルス６１０ ）を化シル。こ
のＴＪ Ｌ ｌパルスはアンドゲート１２８の一方の入
力に印加され、リセット回路８４の８５出力のＬＬ上倍
信号組合されて出力５６Ｖｃｌ舜１面出力バルヌ（第６
図のパルス６１２）を生ずる。１だフリップフロップｉ
１８のＱ出力のＬＬＩＬ号と、リセット回路８４のＤ入
力に印加された（第８図のＰＧＴ８１２と同じ）ＰＧＴ
ｌｏｏ（第６図）に続＜ＲＴＵ１２からの通報のＬＬＩ
とがアントゲ−１・１２２で組合されて、Ｓ７にＴ、Ｊ
Ｌ １出力パルスを生成する。
加されたＬＬＯはインバータ１１７でＬＬＩＫ変えられ
てフリップフロップ１１６．１１８をセットしたが、こ
のためフリップフロップ１１６．１１８はＰ Ｇ Ｔ
ｌｏｏが生じてリセットされたままで、この結果出力Ｓ
５がＬＬＩに設定される。）ＰＧＴｌｏｏ（第６図）に
よシ端縁検知器８２（第５図）の８３出力バ瞬時ＬＬＩ
パルヌ（ｆ’ ６ 図のパルス６１０ ）を化シル。こ
のＴＪ Ｌ ｌパルスはアンドゲート１２８の一方の入
力に印加され、リセット回路８４の８５出力のＬＬ上倍
信号組合されて出力５６Ｖｃｌ舜１面出力バルヌ（第６
図のパルス６１２）を生ずる。１だフリップフロップｉ
１８のＱ出力のＬＬＩＬ号と、リセット回路８４のＤ入
力に印加された（第８図のＰＧＴ８１２と同じ）ＰＧＴ
ｌｏｏ（第６図）に続＜ＲＴＵ１２からの通報のＬＬＩ
とがアントゲ−１・１２２で組合されて、Ｓ７にＴ、Ｊ
Ｌ １出力パルスを生成する。
第３図に戻シ、同期検知器８５はそのＲ入力に印加され
るアンドゲート１２８の出力Ｓ６の瞬時ＬＬＩパルパル
よりリセットされ、そのＥ入力に印加されるリセット回
路８４の出力Ｓ７からのＬＬＩＬ号によシその計数器が
付勢されてクロック出力ピン７５からのクロックパルス
の計数を始める。ｎｊＪ述の同期検知器８５の説明から
、それが低い初期計数のとき出力Ｓ９［Ｌ ＴＪ １誤
差信号が生成σれ、この誤差信号がオアゲーＩ・８８を
介してリセット回路８４の１（１人力に印加されること
を想起されたい。同期検知器８５の計数がある既知の最
小値（この最小値床Ｈ：、Ｈの計数は決して有効な同期
パルスから得られたものでない）を超えて増大している
間に、Ｓ９出力がＬＬｏに変シ、その結果フリップフロ
ッグ１１６がリセットされる。フリップフロップ１１６
は、Ｓ９出力のＬＬＩＬ号がなくなるとゲート１１４の
２人力がＬＬＯＬ号になるためリセットされる。
るアンドゲート１２８の出力Ｓ６の瞬時ＬＬＩパルパル
よりリセットされ、そのＥ入力に印加されるリセット回
路８４の出力Ｓ７からのＬＬＩＬ号によシその計数器が
付勢されてクロック出力ピン７５からのクロックパルス
の計数を始める。ｎｊＪ述の同期検知器８５の説明から
、それが低い初期計数のとき出力Ｓ９［Ｌ ＴＪ １誤
差信号が生成σれ、この誤差信号がオアゲーＩ・８８を
介してリセット回路８４の１（１人力に印加されること
を想起されたい。同期検知器８５の計数がある既知の最
小値（この最小値床Ｈ：、Ｈの計数は決して有効な同期
パルスから得られたものでない）を超えて増大している
間に、Ｓ９出力がＬＬｏに変シ、その結果フリップフロ
ッグ１１６がリセットされる。フリップフロップ１１６
は、Ｓ９出力のＬＬＩＬ号がなくなるとゲート１１４の
２人力がＬＬＯＬ号になるためリセットされる。
同期検知器８５のクロックパルスの計数は、ＮＧＴ１０
２（第６図）が生じて通報の同期パルス部の終りを示す
まで続く。
２（第６図）が生じて通報の同期パルス部の終りを示す
まで続く。
前述の第４図と第８図の説明から、ＮＧＴ１０２の後通
報信号かＬＬＯに変ると、そのＬＬＯＬ号が入力りから
ゲー）１２２に印加されると共に、次のクロックパルス
がフリップフロラ１１１ＢのＣ入力に印加されてそれを
リセットすることを想起されたい。フリップフロップ１
１６は前にリセットされているから、そのＱ出力のＬＬ
Ｉによりゲート１２０が閉じられる。そうでないとこれ
からＬＬＩが出てフリップフロップ１１８をセットする
。フリップフロップ１１８がリセットされると、リセッ
ト回路８４のＳ７出力がＴＪ Ｌ ｏに変ｐ、通報の終
ｐまでそのままでいる。
報信号かＬＬＯに変ると、そのＬＬＯＬ号が入力りから
ゲー）１２２に印加されると共に、次のクロックパルス
がフリップフロラ１１１ＢのＣ入力に印加されてそれを
リセットすることを想起されたい。フリップフロップ１
１６は前にリセットされているから、そのＱ出力のＬＬ
Ｉによりゲート１２０が閉じられる。そうでないとこれ
からＬＬＩが出てフリップフロップ１１８をセットする
。フリップフロップ１１８がリセットされると、リセッ
ト回路８４のＳ７出力がＴＪ Ｌ ｏに変ｐ、通報の終
ｐまでそのままでいる。
第３図から、Ｓ７がＬＬＯＫ戻ると同期検知器８５から
付勢パルスがなくなシ、同期検知器８５が通報同期パル
スの期間中ｖｃ（クロックピン出方７５Ｖｃ）生じたク
ロックパルスの数を記憶することが判る。
付勢パルスがなくなシ、同期検知器８５が通報同期パル
スの期間中ｖｃ（クロックピン出方７５Ｖｃ）生じたク
ロックパルスの数を記憶することが判る。
その同期パルスの長さは水晶発振器５２（第２図）によ
り正確に決定され、例えば２− ’ｌ”である。従って
ケート８１がその公称周波数でクロックパルスを生成し
ていれば、同期検知ＲＮ８５は９６Ｘ２−Ｔすなわち２
５６の計数ｎαを記憶している。この条１’ｌ＝では、
プレスケーフ機能を行う同期検知器８５はその記憶値を
２−で割って計数９６を示す。説明のためクロックが正
規周波数より低い周波数で動作しており、そのためクロ
ックパルス６ｏ個が時間−に対応し、従って検知器８５
により数６０が表示されると仮定する。
り正確に決定され、例えば２− ’ｌ”である。従って
ケート８１がその公称周波数でクロックパルスを生成し
ていれば、同期検知ＲＮ８５は９６Ｘ２−Ｔすなわち２
５６の計数ｎαを記憶している。この条１’ｌ＝では、
プレスケーフ機能を行う同期検知器８５はその記憶値を
２−で割って計数９６を示す。説明のためクロックが正
規周波数より低い周波数で動作しており、そのためクロ
ックパルス６ｏ個が時間−に対応し、従って検知器８５
により数６０が表示されると仮定する。
プレスケーフ８６とタイミンク回路８７は、母線人力信
号Ｋ（第６図の１０２を含む） Ｎ Ｇ Ｔが生ずる度
にそれぞへの入力ＲとＲ１に生ずるＳ２パルスによシリ
セットされる。プレヌケーラ８６は同期検知器８５の計
数をすべて（同期検知器８５でプＶスケーリングが行わ
れなければ）６×２−または（その曲の場合は）６で割
る。
号Ｋ（第６図の１０２を含む） Ｎ Ｇ Ｔが生ずる度
にそれぞへの入力ＲとＲ１に生ずるＳ２パルスによシリ
セットされる。プレヌケーラ８６は同期検知器８５の計
数をすべて（同期検知器８５でプＶスケーリングが行わ
れなければ）６×２−または（その曲の場合は）６で割
る。
この計数６０がＴを表わす例では、プレスケーラ８６が
そのＣ入力にクロックパルスを１０個受ける度に出力８
１１ Ｋ出力パルスを生成する。ＮＧＴ１０２はビット
指示回路９ｏをアドレスラッチ９１の第１のアトフッ位
置の計数（例えば計数１）に進め、この計数がＳ１２出
力に生ずる。
そのＣ入力にクロックパルスを１０個受ける度に出力８
１１ Ｋ出力パルスを生成する。ＮＧＴ１０２はビット
指示回路９ｏをアドレスラッチ９１の第１のアトフッ位
置の計数（例えば計数１）に進め、この計数がＳ１２出
力に生ずる。
タイミング回路８７はＮ Ｇ Ｔ １０２の次にＴｌ２
でＴｌｌパ）Ｉ／ｌを生成する。’１’ ｏ ｏ、Ｔｌ
０１Ｔ２０、Ｔ２１の各パルスも生成されるが、今は重
要でない。
でＴｌｌパ）Ｉ／ｌを生成する。’１’ ｏ ｏ、Ｔｌ
０１Ｔ２０、Ｔ２１の各パルスも生成されるが、今は重
要でない。
Ｔｌｌパルスは多重母線入力ピン７１の論理レベルをビ
ット指示回路９０によって決まるアドレスラッチ位置に
書込む。この例では第５図および第６図の通報中の１を
表わすＬＬＩ（第６図の母線入力の位置６１４参照）が
アドレスラッチ位置１に書込まれる。
ット指示回路９０によって決まるアドレスラッチ位置に
書込む。この例では第５図および第６図の通報中の１を
表わすＬＬＩ（第６図の母線入力の位置６１４参照）が
アドレスラッチ位置１に書込まれる。
端縁検知器８２の出力Ｓ２の次のＮＧＴ（第６図の６１
６）はプレスケーラ８６、タイミング回路８７およびビ
ット指示回路９０を次の計数２に再び設定する。
６）はプレスケーラ８６、タイミング回路８７およびビ
ット指示回路９０を次の計数２に再び設定する。
そのＴｌ２後Ｔｌｌパルスはそのときピン７１に現れて
いる値、この例の通報ではＯを表わすＴＪ Ｌ ｏをア
ドレス位置２に書込む。
いる値、この例の通報ではＯを表わすＴＪ Ｌ ｏをア
ドレス位置２に書込む。
今ピン７６を介してアドレスラッチ９１（Ｌ設定された
第２のアドレスビットが（第５図に示すように）Ｏでな
く、ｌであるとすると、これは通報がこの特定のＲＴＬ
］１６に対するものでないことを表わす。
第２のアドレスビットが（第５図に示すように）Ｏでな
く、ｌであるとすると、これは通報がこの特定のＲＴＬ
］１６に対するものでないことを表わす。
この場合は、ＢＴＵ］、６が全アドレスを受入れだ後、
アドレスラッチ９１がそのＳ１４出力ＶＣ誤差ハルスを
生成し、これと共にリセットパルスＬＬＩをオアゲート
５８を介してリセット回路８４のＲ１人力に印加する。
アドレスラッチ９１がそのＳ１４出力ＶＣ誤差ハルスを
生成し、これと共にリセットパルスＬＬＩをオアゲート
５８を介してリセット回路８４のＲ１人力に印加する。
第４図においてＲ１のパルスによりフリップフロラ１１
１６がセットされる。フリップフロップ１１６がセット
されると（第３図の多重母線入力ピン’７１１Ｃ，デー
タビットｌの始めを示ス次のＮ Ｇ Ｔに続いて生ずる
）ＬＬＯ信号はフリップフロップ１１６のＱ出力のＬＴ
ＪＯと共にナントゲート１２０を付勢してフリップフロ
ップ１１８をセットする。セット状態のフリップフロッ
プ１１８は出力Ｓ５に一般すセッｌ−信号を発生するた
め、Ｒ’ｌ”Ｕ１６は再び同期パルスを探査する。同時
に受信された通報の各種データビットを示す各ＰＧＴが
同期パルスの始めとしてレセット回路８４で処理される
が、その各ＰＧＴの次のＮＧＴがすぐ（Ｔｌ３か２Ｔ／
３後）来るだめ、同期検知器８５の８９出カバｌレスは
矛盾なく存在し、次の真の同期パルスが生じるまでリセ
ット回路８４をリセット状態（フリップフロップ１１６
．１１８がセット状態）に維持する。
１６がセットされる。フリップフロップ１１６がセット
されると（第３図の多重母線入力ピン’７１１Ｃ，デー
タビットｌの始めを示ス次のＮ Ｇ Ｔに続いて生ずる
）ＬＬＯ信号はフリップフロップ１１６のＱ出力のＬＴ
ＪＯと共にナントゲート１２０を付勢してフリップフロ
ップ１１８をセットする。セット状態のフリップフロッ
プ１１８は出力Ｓ５に一般すセッｌ−信号を発生するた
め、Ｒ’ｌ”Ｕ１６は再び同期パルスを探査する。同時
に受信された通報の各種データビットを示す各ＰＧＴが
同期パルスの始めとしてレセット回路８４で処理される
が、その各ＰＧＴの次のＮＧＴがすぐ（Ｔｌ３か２Ｔ／
３後）来るだめ、同期検知器８５の８９出カバｌレスは
矛盾なく存在し、次の真の同期パルスが生じるまでリセ
ット回路８４をリセット状態（フリップフロップ１１６
．１１８がセット状態）に維持する。
次にアドレスラッチ９１の入力りの４ビツトアドレヌは
ピン７６に供給されるアドレスと合致するため出力８１
４に誤差パルスは発生しないとする。その４つのアドレ
スビットがアドレスラッチ９１の４つのラッチに書込寸
れた後、最初の８つのデータビット（第５図の１１０１
００１０ ）が、アドレスラッチ９１に送シ込丑れたの
と同様にして（上述）、ビット指示回路９０ニよシ線路
ＳＬ２を介してアドレスＪＷ 定ｇ しｆｌデークラッ
チ９２の最初の８つのラッチに送υ込捷れる。
ピン７６に供給されるアドレスと合致するため出力８１
４に誤差パルスは発生しないとする。その４つのアドレ
スビットがアドレスラッチ９１の４つのラッチに書込寸
れた後、最初の８つのデータビット（第５図の１１０１
００１０ ）が、アドレスラッチ９１に送シ込丑れたの
と同様にして（上述）、ビット指示回路９０ニよシ線路
ＳＬ２を介してアドレスＪＷ 定ｇ しｆｌデークラッ
チ９２の最初の８つのラッチに送υ込捷れる。
データピッ１−１３．９．１０に関係する波形を第７図
に示す。その−苗土（母線入力）の波形は第５図の一部
の拡大である。データピッ）９．１０（並びに図示され
ないビット１１〜１６）は外部の情報源（図示せず）か
ら１６本のピン７７の中の８木に受入れられた情報に関
する。この情報は（第５図および第６図について説明し
た）通報をＭＣＵ１２（第２図）が受信している間に、
データビット９２の８つのラッチ位置に２進情報として
記憶される。
に示す。その−苗土（母線入力）の波形は第５図の一部
の拡大である。データピッ）９．１０（並びに図示され
ないビット１１〜１６）は外部の情報源（図示せず）か
ら１６本のピン７７の中の８木に受入れられた情報に関
する。この情報は（第５図および第６図について説明し
た）通報をＭＣＵ１２（第２図）が受信している間に、
データビット９２の８つのラッチ位置に２進情報として
記憶される。
第３図のピン７１に（データビット９の始めを示す）Ｎ
ＧＴ７０２が印加されると、ビット指示回路９０は計数
１３に進められる。このときＲＴＵ１６には第９番目の
データビットに先行する４つのアドレスピッ１−と８つ
のデータピッ１−が送られている。
ＧＴ７０２が印加されると、ビット指示回路９０は計数
１３に進められる。このときＲＴＵ１６には第９番目の
データビットに先行する４つのアドレスピッ１−と８つ
のデータピッ１−が送られている。
通報の第９番目以降のデータピッＩ・はＲＴＵ１６から
ＭＣＵ１２に送られる必要がある。Ｅ（Ｔ Ｏｔｃアド
レスビットとデータビットが送られると、プレスケーラ
８６とタイミング回路８７が第９番目のデータピッ１−
の始めを示すＮ Ｇ Ｔ ７０２によりリセットされる
。また、計数１９（およびそれ以上）がモード制御回路
９３に印加されると（第９番目およびそれ以後のデータ
ビットの発生を示すと）、モード制御回路９３の出力Ｓ
１６にＬＬＩ信号が生じ、変調器８９を付勢する。
ＭＣＵ１２に送られる必要がある。Ｅ（Ｔ Ｏｔｃアド
レスビットとデータビットが送られると、プレスケーラ
８６とタイミング回路８７が第９番目のデータピッ１−
の始めを示すＮ Ｇ Ｔ ７０２によりリセットされる
。また、計数１９（およびそれ以上）がモード制御回路
９３に印加されると（第９番目およびそれ以後のデータ
ビットの発生を示すと）、モード制御回路９３の出力Ｓ
１６にＬＬＩ信号が生じ、変調器８９を付勢する。
変調器８９はタイミング回路８７から（各ＮＧＴＫ続（
）Ｔｏｏ信号を受信すると、データビット９の値に関係
なくその出力に第７図の母線出力波形の部分７１２で示
すようにＬＬＯ信号を発生ずる。このとき母線入力信号
も第７図の母線出力波形の部分７３０で示すようにＬＬ
Ｏである。従って母線組合せ波形の部分７３２で示すよ
うに母線１６上の組合せ信号はＬＬＯである。
）Ｔｏｏ信号を受信すると、データビット９の値に関係
なくその出力に第７図の母線出力波形の部分７１２で示
すようにＬＬＯ信号を発生ずる。このとき母線入力信号
も第７図の母線出力波形の部分７３０で示すようにＬＬ
Ｏである。従って母線組合せ波形の部分７３２で示すよ
うに母線１６上の組合せ信号はＬＬＯである。
部分７３０が終った後〔すなわちＭＣ１］１２が母線１
４に高インピーダンスを与えている間〕、部分７１２が
続く。第７図の例ではデータＯが線路８１５を介して変
調Ｊ：８９に送られているから、その変調器８９の出力
はピン７１にＮ Ｇ Ｔ ７０２が印加されてから時間
２Ｔ／３の間ＬＬＯのま−まであるが、そのときタイミ
ング回路８７からのＴ２Ｏによシ変調潴８９はＰＧＴ’
７１６と波形部分７１４で表されるＬＬＩを生ずる。こ
のＬＬＩはＮＧＴ７０２以後時間５Ｔ／６にＴ２１が生
ずるまで続くが、この’［”２１の時点に変調器８９が
その出力の高インピーダンス状態に戻る〇３ Ｔ ／
４１ｃ Ｍ ＣＤ １２はその高インピーダンス状態か
ら変って母線１４にＬＬＩを供給する。従って母線１４
の母線組合せ信号はＰ Ｇ Ｔ ７１６からＮＧＴ７０
４までＴ ／ ３の間ＬＬ１である。
４に高インピーダンスを与えている間〕、部分７１２が
続く。第７図の例ではデータＯが線路８１５を介して変
調Ｊ：８９に送られているから、その変調器８９の出力
はピン７１にＮ Ｇ Ｔ ７０２が印加されてから時間
２Ｔ／３の間ＬＬＯのま−まであるが、そのときタイミ
ング回路８７からのＴ２Ｏによシ変調潴８９はＰＧＴ’
７１６と波形部分７１４で表されるＬＬＩを生ずる。こ
のＬＬＩはＮＧＴ７０２以後時間５Ｔ／６にＴ２１が生
ずるまで続くが、この’［”２１の時点に変調器８９が
その出力の高インピーダンス状態に戻る〇３ Ｔ ／
４１ｃ Ｍ ＣＤ １２はその高インピーダンス状態か
ら変って母線１４にＬＬＩを供給する。従って母線１４
の母線組合せ信号はＰ Ｇ Ｔ ７１６からＮＧＴ７０
４までＴ ／ ３の間ＬＬ１である。
前述のように、ＭＣ１］１２からＲＴｌＪ１６に送られ
る各信号のタイミングは正確であるが、クロック出力ピ
ン７５に生ずるクロックパルスは変動に支配される。例
えば、同期検知器８５とプレスケーラ８６が時間Ｔ当り
のクロックパルス数を決定した後、そのパルスが第９番
目のデータピッ１−に達する時間だけ遅くなった（すな
わち周波数が低下した）とすると、この状！裏ではパル
スＴ２０とＴ２１の長さがそれぞれ２Ｔ／３および５Ｔ
／６より長くなる。
る各信号のタイミングは正確であるが、クロック出力ピ
ン７５に生ずるクロックパルスは変動に支配される。例
えば、同期検知器８５とプレスケーラ８６が時間Ｔ当り
のクロックパルス数を決定した後、そのパルスが第９番
目のデータピッ１−に達する時間だけ遅くなった（すな
わち周波数が低下した）とすると、この状！裏ではパル
スＴ２０とＴ２１の長さがそれぞれ２Ｔ／３および５Ｔ
／６より長くなる。
それでもＭＣＵ１２がＮ Ｇ Ｔ ７０４の前のＬＬＩ
パルスを送るのを止めるとき凍たはその３Ｔ／４だけ前
にパルス’［”２Ｑか生じる限シ、またパルス周波数が
ＮＧＴ７０４より前に生じる限シ、その方式の動作は適
正であるが、逆に、同期検知器８５とプレスケーラ８６
が時間Ｔ当シのクロックパルス数を決定した後にパルス
周波数が第９番目のデータピッ１−が存在する時間だけ
上昇すると、パルスＴ２０とＴ２１が短かくなってそれ
ぞ八２Ｔ／３および５Ｔ／６未満になる。何れの場合も
（パルス周波数が上昇しても低下しても）、パルスＴ２
０がＴ ／ ２よシ早く生じず（従ってデータ０をデー
タｌがら識別し得る）、パルスＴ２１が３Ｔ／４よシ遅
く生じない限シ、その方式の動作もまた適正である。
パルスを送るのを止めるとき凍たはその３Ｔ／４だけ前
にパルス’［”２Ｑか生じる限シ、またパルス周波数が
ＮＧＴ７０４より前に生じる限シ、その方式の動作は適
正であるが、逆に、同期検知器８５とプレスケーラ８６
が時間Ｔ当シのクロックパルス数を決定した後にパルス
周波数が第９番目のデータピッ１−が存在する時間だけ
上昇すると、パルスＴ２０とＴ２１が短かくなってそれ
ぞ八２Ｔ／３および５Ｔ／６未満になる。何れの場合も
（パルス周波数が上昇しても低下しても）、パルスＴ２
０がＴ ／ ２よシ早く生じず（従ってデータ０をデー
タｌがら識別し得る）、パルスＴ２１が３Ｔ／４よシ遅
く生じない限シ、その方式の動作もまた適正である。
データピッ）１０に関する動作はデータビット９に関す
るものと同様であるが、データピッ）１０は１であるた
め、変調ＲＰｒｓ ９が（データビット１の場合のよう
に２／３Ｔで遷移をする代９に）データピッ）１０の始
めを表わすＮＧＴ７０４のＴ ／ ３後にＬＬＯからＬ
ＬＩに遷移する。
るものと同様であるが、データピッ）１０は１であるた
め、変調ＲＰｒｓ ９が（データビット１の場合のよう
に２／３Ｔで遷移をする代９に）データピッ）１０の始
めを表わすＮＧＴ７０４のＴ ／ ３後にＬＬＯからＬ
ＬＩに遷移する。
残シのデータビット１ｌ−１６の遷移も（第７図には示
されていないが）データピッ＋−９，１ｏノＭ移と同様
乙ある。
されていないが）データピッ＋−９，１ｏノＭ移と同様
乙ある。
送られた第１６番目のビットの後縁を表わすＮＧＴ５１
０は（ＭＣ１］１２からＲＴＴＪにデータビットを追跡
するその他の前述のＮＧＴと同様）端、録検知器８２Ｖ
ｃＪ、り検知され、ビット指示回路９ｏをその次の値す
なわち計数２１に進める。この計数２１によりビット指
示回路９０ｔｒｉＳ１３ ＶＣＬ Ｌ ｌパルスを生成
する。この１ヨＬ１パルスがＳ１３に生じることにより
、ＬＬＩ信号がリセット回路８４のＲ１入力（（印加さ
れる。Ｎ Ｇ Ｔ ５１０のないとき（すなわち第５図
に仮想線で示すようにＬＬＩの遊びがあるとき）は、最
後にパルスＴ６０がタイミング回路８７から生成されて
リセット回路８４のＲ１入力に印加される。第１３図の
各種波形に示すように、フリップフロップ１１６．１１
８がＲ１のパルスによシセットされて、前述の作用を起
す。・ 、第２図において、ＭＣ１］１２から賀ＴＤ１６に伝送
された８つのデータビットは、ＥｔＴＴＪ１６の動作に
関連して説明したように入出力緩衝器６２に受信される
。ＭＣＩ］＋、２は受信した各データピッ１−の始めを
表わすＮＧＴ（第５図）のＴ ／ ２後に多重母線の信
号のレベルを試験する。そのデータピッ１−がＴ／２の
時点でＬＬＯであれば、０が仮定され、その表示がマイ
クロプロセッサ５４の制御の下にＢＡＭ５８に記憶てれ
る。逆にＮ Ｇ Ｔ後’ｌ’ ／ ２で１母線上にＬＬ
Ｉが存在すると、１が仮定されてその表示がＲＡＩ禍５
８に記憶される。
０は（ＭＣ１］１２からＲＴＴＪにデータビットを追跡
するその他の前述のＮＧＴと同様）端、録検知器８２Ｖ
ｃＪ、り検知され、ビット指示回路９ｏをその次の値す
なわち計数２１に進める。この計数２１によりビット指
示回路９０ｔｒｉＳ１３ ＶＣＬ Ｌ ｌパルスを生成
する。この１ヨＬ１パルスがＳ１３に生じることにより
、ＬＬＩ信号がリセット回路８４のＲ１入力（（印加さ
れる。Ｎ Ｇ Ｔ ５１０のないとき（すなわち第５図
に仮想線で示すようにＬＬＩの遊びがあるとき）は、最
後にパルスＴ６０がタイミング回路８７から生成されて
リセット回路８４のＲ１入力に印加される。第１３図の
各種波形に示すように、フリップフロップ１１６．１１
８がＲ１のパルスによシセットされて、前述の作用を起
す。・ 、第２図において、ＭＣ１］１２から賀ＴＤ１６に伝送
された８つのデータビットは、ＥｔＴＴＪ１６の動作に
関連して説明したように入出力緩衝器６２に受信される
。ＭＣＩ］＋、２は受信した各データピッ１−の始めを
表わすＮＧＴ（第５図）のＴ ／ ２後に多重母線の信
号のレベルを試験する。そのデータピッ１−がＴ／２の
時点でＬＬＯであれば、０が仮定され、その表示がマイ
クロプロセッサ５４の制御の下にＢＡＭ５８に記憶てれ
る。逆にＮ Ｇ Ｔ後’ｌ’ ／ ２で１母線上にＬＬ
Ｉが存在すると、１が仮定されてその表示がＲＡＩ禍５
８に記憶される。
マイクロプロセッサはどのＲＴＵ１６に接続されている
かを知シ、ＲＴＵから入来データビットを受取ったとき
どのデータ位置と関係しているかを知るようにプログラ
ミングされておシ、また後続の通報においてその通報中
に受入れられた情報の各ビットをどのＲＴＬＩが、また
どのデータ位置が受入れるべきかを知るようにプログラ
ミングされている０データビツト送信装置（例えば前照
灯スイッチ）やデータビット受信装置（この例では前照
灯）を同じＲＴ［］に接続しても、上記通報伝送手順を
なお適用することができる。この例では、最初の通報伝
送中にＲＴＴＪ１６からＭＣＴＪ１２に前照灯スイッチ
が遮断されていることわ示すデータビットが送られる。
かを知シ、ＲＴＵから入来データビットを受取ったとき
どのデータ位置と関係しているかを知るようにプログラ
ミングされておシ、また後続の通報においてその通報中
に受入れられた情報の各ビットをどのＲＴＬＩが、また
どのデータ位置が受入れるべきかを知るようにプログラ
ミングされている０データビツト送信装置（例えば前照
灯スイッチ）やデータビット受信装置（この例では前照
灯）を同じＲＴ［］に接続しても、上記通報伝送手順を
なお適用することができる。この例では、最初の通報伝
送中にＲＴＴＪ１６からＭＣＴＪ１２に前照灯スイッチ
が遮断されていることわ示すデータビットが送られる。
このデータビットはＲＡＭ５８の所定の位置に記憶され
る。次の通報中その中の所定の時点でデータビットがＭ
ＣＴｊからデータラッチ９２に送られ、その所定のラッ
チ位置に記憶される。このラッチ位置は前ハα灯継電器
に接続されているため、そこＶこ記憶されたデータピッ
１〜によりその継電器が１１ｉＪ照灯を点灯する。この
過程は砺めて速いため（２５ミリ秒程度）、前照灯はそ
のスイッチを入れた瞬間に点灯したように見える。
る。次の通報中その中の所定の時点でデータビットがＭ
ＣＴｊからデータラッチ９２に送られ、その所定のラッ
チ位置に記憶される。このラッチ位置は前ハα灯継電器
に接続されているため、そこＶこ記憶されたデータピッ
１〜によりその継電器が１１ｉＪ照灯を点灯する。この
過程は砺めて速いため（２５ミリ秒程度）、前照灯はそ
のスイッチを入れた瞬間に点灯したように見える。
第１図はこの発明の推奨実施例による多重母線方式の全
体の電気ブロック図、第２図は第１図の方式の一部であ
る親制御ユニツ）（ＭＣＵ）の電気ブロック図、第３図
は第１図の一部である送受信ユニツｌ−（ＲＴ Ｉ］
）の論理型電気ブロック図、第４図はＲＴＬＩのりセッ
ト回路ブロックの論理回路図、第５図ないし第８図はこ
の多重母線方式の動作の理解に有用な波形図である。 １２・・・親制御ユニツ）（ＭＣＵ）、１４・・・母線
手段、１６・・・送受信ユニツ）（ＲＴＵ）、５２・・
・第１のクロック信号源、６０・・・持続時間決定手段
、８１・・・第２のクロック信号源、８２．８４．８５
．８６．８７・・・タイミング手段。 特許出願人 アールシーニー コーポレーション代 理
人 清 水 哲 ほか２名 手続補正書 （自発） 昭和５９年１０月１９日 特許庁長官 志 賀 学 殿 ２、発明の名称 多重母線方式 ３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国 ニューヨーク州 １００２０
ニユーヨーク ロックフェラーフラサ３０名 称 （７
５７） アールシーニー コーポレーション４、代理人 ５ 補正の対象 明細書の「特許請求の範囲」および「発明の詳細な説明
」の各欄。 ６ 補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書第３頁第１６〜１７行の「選ばれた・・・
・・順番を逐次得る。」を「各送Ａ言機は順番に選ばれ
た受信機に送信するようになっている。」と訂正する。 （３）同上第４頁第３行の「通数と称す」を「通報と称
す」と訂正する。 （４）同上第６頁第１４〜１５行の「量捷たは・・・・
・計るもので」を「引用した、量または時間または周波
数は一例示であって、この発明を限定するもので」と訂
正する。 （５）同上第７頁第１行の「１６−１−２、」の後に「
１６−２−１．Ｊを挿入する。 （６）同上第８頁第１０行の「にそれに」を「に接続さ
れている。例示入力装置３０−１−１−１６はＲ’Ｉ’
Ｕに」と訂正する。 （７） 同上第８頁第１１行の「によ多接続」を「によ
りＲＴＵ％１６−１−１に接続」と訂正する。 （８）同上第９頁第６行の「発振器」を「発振器５２」
と訂正する。 （９） 同上第１０頁第１７〜１８行の「向きの３つに
跨っている。」を「という形の３つの態様で働き得る。 」と訂正する。 （１０）同上第１６頁第８行の「時間間隔を持つ」を「
時間的に隔った」と訂正する。 （１１）同上第１７頁第１９行の［持続時間ＸＴＪを「
持続時間ＸＴＪと訂正する。 （１２）同上第１８頁第２行の「時間の」を「時間区間
の」と訂正する。 添付書類 特許請求の範囲 以 上 特許請求の範囲 （１）ｌ’ｒ１のクロック信号源を含む親制御ユニット
と、１個またはそれ以上の送受信ユニットと、上記親制
御ユニットと上記送受信ユニットを結合してその間の情
報担送信号の伝送を容易にする母線手段とを組合せて含
み、 上記親制御ユニットが上記母線手段を介して上記送受信
ユニットに上記情報担送信号を、Ｘｉｌより大きい数、
Ｔを成る時間区間どしたとき、それぞれ既知の持続時間
ＸＴの同期パルスとこれに続くそれぞれ持続時間Ｔを持
つ複数個のデータビットとを含むメツセージの形で伝送
し、上記各メツセージのデータビット部が、上記親制御
ユニットから上記送受信ユニットへのデータの伝送に用
いる第１の部分と、上記送受信ユニットから上記親制御
ユニットへの伝送用のデータビットを含む第２の部分と
を含み、 上記親制御ユニットは上記第１のクロック信号源を利用
して上記持続時間Ｔを決定する手段を含み、 上記送受信ユニットが、第２のクロック信号源と、上記
同期信号および上記第２のクロック信号源からのクロッ
ク信号に応じて上記持続時間Ｔの区間を」：配送受信ユ
ニット内の上記データビットのクロッキングに用いるた
め上記第２のクロック信号の周波数の関数として表示す
る信号を生成するタイミング手段とを含むことを特徴と
する多重母線方式。 （２）車両内の被制御装置と制御装置の間に介在させら
れ、 上記各送受信ユニットは１つまたはそれ以上の被制御装
置に接続されてそれを選択的に付勢し、かつ（または）
１つまたはそれ以上の制御装置に接続されてそれから上
記被制御装置の関連するものの作用を表わす信号を受け
るようになっており、上記親制御ユニットは上記メツセ
ージを順次上記母線手段を介してこれに結合された送受
信ユニットに伝送し、上記送受信ユニットの上記メツセ
ージの伝送されたそれぞれのものの内部において、上記
タイミング手段が各メツセージの上記同期信号とそれに
列する上記第２のクロック信号源からグ信号を生成する
ようになっていることを特徴とする特許請求の範囲（１
）記載の多重母線方式。
体の電気ブロック図、第２図は第１図の方式の一部であ
る親制御ユニツ）（ＭＣＵ）の電気ブロック図、第３図
は第１図の一部である送受信ユニツｌ−（ＲＴ Ｉ］
）の論理型電気ブロック図、第４図はＲＴＬＩのりセッ
ト回路ブロックの論理回路図、第５図ないし第８図はこ
の多重母線方式の動作の理解に有用な波形図である。 １２・・・親制御ユニツ）（ＭＣＵ）、１４・・・母線
手段、１６・・・送受信ユニツ）（ＲＴＵ）、５２・・
・第１のクロック信号源、６０・・・持続時間決定手段
、８１・・・第２のクロック信号源、８２．８４．８５
．８６．８７・・・タイミング手段。 特許出願人 アールシーニー コーポレーション代 理
人 清 水 哲 ほか２名 手続補正書 （自発） 昭和５９年１０月１９日 特許庁長官 志 賀 学 殿 ２、発明の名称 多重母線方式 ３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国 ニューヨーク州 １００２０
ニユーヨーク ロックフェラーフラサ３０名 称 （７
５７） アールシーニー コーポレーション４、代理人 ５ 補正の対象 明細書の「特許請求の範囲」および「発明の詳細な説明
」の各欄。 ６ 補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書第３頁第１６〜１７行の「選ばれた・・・
・・順番を逐次得る。」を「各送Ａ言機は順番に選ばれ
た受信機に送信するようになっている。」と訂正する。 （３）同上第４頁第３行の「通数と称す」を「通報と称
す」と訂正する。 （４）同上第６頁第１４〜１５行の「量捷たは・・・・
・計るもので」を「引用した、量または時間または周波
数は一例示であって、この発明を限定するもので」と訂
正する。 （５）同上第７頁第１行の「１６−１−２、」の後に「
１６−２−１．Ｊを挿入する。 （６）同上第８頁第１０行の「にそれに」を「に接続さ
れている。例示入力装置３０−１−１−１６はＲ’Ｉ’
Ｕに」と訂正する。 （７） 同上第８頁第１１行の「によ多接続」を「によ
りＲＴＵ％１６−１−１に接続」と訂正する。 （８）同上第９頁第６行の「発振器」を「発振器５２」
と訂正する。 （９） 同上第１０頁第１７〜１８行の「向きの３つに
跨っている。」を「という形の３つの態様で働き得る。 」と訂正する。 （１０）同上第１６頁第８行の「時間間隔を持つ」を「
時間的に隔った」と訂正する。 （１１）同上第１７頁第１９行の［持続時間ＸＴＪを「
持続時間ＸＴＪと訂正する。 （１２）同上第１８頁第２行の「時間の」を「時間区間
の」と訂正する。 添付書類 特許請求の範囲 以 上 特許請求の範囲 （１）ｌ’ｒ１のクロック信号源を含む親制御ユニット
と、１個またはそれ以上の送受信ユニットと、上記親制
御ユニットと上記送受信ユニットを結合してその間の情
報担送信号の伝送を容易にする母線手段とを組合せて含
み、 上記親制御ユニットが上記母線手段を介して上記送受信
ユニットに上記情報担送信号を、Ｘｉｌより大きい数、
Ｔを成る時間区間どしたとき、それぞれ既知の持続時間
ＸＴの同期パルスとこれに続くそれぞれ持続時間Ｔを持
つ複数個のデータビットとを含むメツセージの形で伝送
し、上記各メツセージのデータビット部が、上記親制御
ユニットから上記送受信ユニットへのデータの伝送に用
いる第１の部分と、上記送受信ユニットから上記親制御
ユニットへの伝送用のデータビットを含む第２の部分と
を含み、 上記親制御ユニットは上記第１のクロック信号源を利用
して上記持続時間Ｔを決定する手段を含み、 上記送受信ユニットが、第２のクロック信号源と、上記
同期信号および上記第２のクロック信号源からのクロッ
ク信号に応じて上記持続時間Ｔの区間を」：配送受信ユ
ニット内の上記データビットのクロッキングに用いるた
め上記第２のクロック信号の周波数の関数として表示す
る信号を生成するタイミング手段とを含むことを特徴と
する多重母線方式。 （２）車両内の被制御装置と制御装置の間に介在させら
れ、 上記各送受信ユニットは１つまたはそれ以上の被制御装
置に接続されてそれを選択的に付勢し、かつ（または）
１つまたはそれ以上の制御装置に接続されてそれから上
記被制御装置の関連するものの作用を表わす信号を受け
るようになっており、上記親制御ユニットは上記メツセ
ージを順次上記母線手段を介してこれに結合された送受
信ユニットに伝送し、上記送受信ユニットの上記メツセ
ージの伝送されたそれぞれのものの内部において、上記
タイミング手段が各メツセージの上記同期信号とそれに
列する上記第２のクロック信号源からグ信号を生成する
ようになっていることを特徴とする特許請求の範囲（１
）記載の多重母線方式。
Claims (2)
- （１） 第１のクロック信号源を含む親制御ユニットと
、１個またはそれ以上の送受信ユニットと、上記親制御
ユニットと上記送受信ユニットを結合してその間の情報
担送信号の伝送を容易にする母線手段とを組合せて含み
、 上記親制御ユニットが上記母線手段を介して上記送受信
ユニツ１−に上記情報担送信号を、Ｘを１よシ大きい数
、Ｔを時間としたとき、それぞれ既知の持続時間ＸＴの
同期パルスとこれに続くそれぞれ持続時間Ｔを持つ複数
個のデータビットとを含むメツセージの形で伝送し、 上ｉ１−メツセージのデータビット部が、上記ｆｉ制御
ユニットから ９ ’ ０− ゛ 上記送受信ユニット
へのデータの伝送に用いる第１の部分と、」１記送受信
ユニットから上記親制御ユニットへの伝送用のデータビ
ットを含む第２の部分とを含み、 上記親制御ユニットは上記第１のクロック信号源を利用
して上記持続１時間Ｔを決定する手段を含み、 上記送受信ユニットが、第２のクロック信号源と、上記
同期信号および上記第２のクロック信号に応じて上記持
続時間Ｔの区間を上記送受信ユニット内の上記データビ
ットのクロッキングに用いるため」二記第２のクロック
信号の周波数の関数として表示する信号を生成するタイ
ミング手段とを含むことを特徴とする多重母線方式。 - （２） 車両内の被制御装置と制御装置の開に介在させ
られ、 上記各送受信ユニットは１つまだはそれ以上の被制御装
置に接続されてそれを選択的に付勢し、かつ（または）
１つまたはそれ以上の制御装置に接続されてそれから上
記被制御装置の関連するものの作用を表わす信号を受け
るようになってお９、上記親制御ユニットは上記メツセ
ージを順次上記母線手段を介してこれに結合された送受
信ユニットに伝送し、上記送受信ユニットの上記メツセ
ージの伝送されたそれぞれのものの内部において、上記
タイミング手段が各メツセージの上記同期信号とそれに
対する上記第２のクロック信号源に応じて、上記持続時
間Ｔの区間を上記その第２のクロック信号源の関数とし
て表示する上記タイミング信号を生成するようになって
いることを特徴とする特許請求の範囲（１１記載の多重
母線方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US520122 | 1983-08-03 | ||
| US06/520,122 US4538262A (en) | 1983-08-03 | 1983-08-03 | Multiplex bus system for controlling the transmission of data between a master control unit and a plurality of remotely located receiver-transmitter units |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069933A true JPS6069933A (ja) | 1985-04-20 |
Family
ID=24071295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164186A Pending JPS6069933A (ja) | 1983-08-03 | 1984-08-03 | 多重母線方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4538262A (ja) |
| JP (1) | JPS6069933A (ja) |
| CA (1) | CA1213084A (ja) |
| DE (1) | DE3428588C2 (ja) |
| GB (1) | GB2144603B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06628U (ja) * | 1991-10-30 | 1994-01-11 | 株式会社日本アルミ | ターニングロール |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500801B2 (ja) * | 1983-09-21 | 1996-05-29 | 株式会社日立製作所 | 端末処理装置 |
| DE3335932A1 (de) * | 1983-10-04 | 1985-04-18 | Wabco Westinghouse Fahrzeugbremsen GmbH, 3000 Hannover | Einrichtung zum abfragen und steuern von mehreren komponeneten eines fahrzeuges |
| US4661718A (en) * | 1984-06-07 | 1987-04-28 | Nippondenso Co., Ltd. | Information and electrical power transmission system and method for vehicle |
| JPS6135642A (ja) * | 1984-07-27 | 1986-02-20 | Nissan Motor Co Ltd | ネツトワ−クシステム |
| US4578591A (en) * | 1984-10-25 | 1986-03-25 | United Technologies Automotive, Inc. | Control circuit for automotive accessory system |
| IT1182404B (it) * | 1985-02-04 | 1987-10-05 | Fiat Ricerche | Impianto per il collegamento di dispositivi sensori con dispositivi attuatori |
| US4672604A (en) * | 1985-07-08 | 1987-06-09 | American Telephone And Telegraph Company | Time slot polling arrangement for multiple stage time division switch |
| JPS6229247A (ja) * | 1985-07-29 | 1987-02-07 | Nippon Soken Inc | 車両用ロ−カル・エリア・ネツトワ−ク |
| US4837788A (en) * | 1985-11-08 | 1989-06-06 | Ford Aerospace & Communications Corporation | Repeater for extending local area networks |
| US4779264A (en) * | 1986-03-10 | 1988-10-18 | Amp Incorporated | Multiplex system including shielded cable |
| US4787082A (en) * | 1986-07-24 | 1988-11-22 | American Telephone And Telegraph Company, At&T Bell Laboratories | Data flow control arrangement for local area network |
| CA1280216C (en) * | 1986-08-05 | 1991-02-12 | At&T Global Information Solutions Company | Time slot protocol in the transmission of data in a data processing network |
| IT1198279B (it) * | 1986-12-31 | 1988-12-21 | Alfa Romeo Auto Spa | Circuito elettrico per un autoveicolo |
| DE3730468A1 (de) * | 1987-09-08 | 1989-03-16 | Bergmann Kabelwerke Ag | Bordnetz fuer kraftfahrzeuge und verfahren zum betrieb des bordnetzes |
| GB8722194D0 (en) * | 1987-09-21 | 1987-10-28 | Salplex Ltd | Information handling & control systems |
| GB8722195D0 (en) * | 1987-09-21 | 1987-10-28 | Salplex Ltd | Information handling & control systems |
| US4845708A (en) * | 1987-10-09 | 1989-07-04 | Amp Incorporated | Vehicle multiplex system |
| FR2626116B1 (fr) * | 1988-01-19 | 1991-10-31 | Renault Vehicules Ind | Dispositif de distribution d'energie electrique |
| US5357141A (en) * | 1988-04-02 | 1994-10-18 | Robert Bosch Gmbh | Electronic device |
| JPH02155870A (ja) * | 1988-12-06 | 1990-06-14 | Aisin Seiki Co Ltd | 車上装備の姿勢設定装置 |
| EP0468670B1 (en) * | 1990-07-25 | 1996-11-20 | The Whitaker Corporation | System for defining data transmission protocols in a multiplexing system |
| IT1240519B (it) * | 1990-07-30 | 1993-12-17 | Marelli Autronica | Sistema per la trasmissione di segnali, particolarmente a bordo di autoveicoli, e relativo procedimento di funzionamento |
| US5239167A (en) * | 1991-04-30 | 1993-08-24 | Ludwig Kipp | Checkout system |
| JP2829189B2 (ja) * | 1992-04-15 | 1998-11-25 | 富士通株式会社 | 海底ケーブル通信システムの給電監視支援システム。 |
| US5406583A (en) * | 1993-06-21 | 1995-04-11 | At&T Corp. | Modem with received signals and transmitted signals comprising signal sets |
| US5530702A (en) * | 1994-05-31 | 1996-06-25 | Ludwig Kipp | System for storage and communication of information |
| US5724393A (en) | 1995-02-17 | 1998-03-03 | Lucent Technologies Inc. | Method and apparatus compensating for effects of digital loss insertion in signal transmissions between modems |
| US5764010A (en) * | 1995-04-28 | 1998-06-09 | United Technologies Automotive, Inc. | Control system for an automotive vehicle multi-functional apparatus |
| JP3552800B2 (ja) * | 1995-08-02 | 2004-08-11 | 矢崎総業株式会社 | 車両用負荷制御システム |
| US5808371A (en) * | 1995-09-05 | 1998-09-15 | Hitachi, Ltd. | Apparatus for driving electrical loads provided at a vehicle |
| EP0813321A3 (de) * | 1996-06-14 | 2001-05-09 | TEMIC TELEFUNKEN microelectronic GmbH | Verfahren und Steuersystem zum Übertragen von Daten |
| US6529124B2 (en) | 1996-08-22 | 2003-03-04 | Omega Patents, L.L.C. | Remote vehicle function control system using data bus adaptor cartridge and associated methods |
| US6297731B1 (en) | 1996-08-22 | 2001-10-02 | Kenneth E. Flick | Vehicle remote control system having keyless entry and piggyback control features and associated methods |
| US7046126B2 (en) * | 1996-08-22 | 2006-05-16 | Omega Patents, L.L.C. | Vehicle window control system for a vehicle having a data communications bus and associated methods |
| US6696927B2 (en) | 1996-08-22 | 2004-02-24 | Omega Patents, L.L.C. | Vehicle security system for a vehicle having a data communications bus and related methods |
| US7576637B2 (en) * | 1996-08-22 | 2009-08-18 | Omega Patents, L.L.C | Vehicle security system including pre-warning features for a vehicle having a data communications bus and related methods |
| US6771167B1 (en) | 1996-08-22 | 2004-08-03 | Omega Patents, L.L.C. | Vehicle alert system for vehicle having a data bus and associated methods |
| US6756886B2 (en) | 1996-08-22 | 2004-06-29 | Omega Patents, L.L.C. | Remote start system including an engine speed data bus reader and related methods |
| US5719551A (en) * | 1996-08-22 | 1998-02-17 | Flick; Kenneth E. | Vehicle security system for a vehicle having a data communications bus and related methods |
| US6011460A (en) * | 1996-08-22 | 2000-01-04 | Flick; Kenneth E. | Vehicle security system for a vehicle having a data communications bus and related methods |
| US6346876B1 (en) | 1996-08-22 | 2002-02-12 | Kenneth E. Flick | Multi-vehicle compatible control system generating command signals on a data bus and associated methods |
| US6243004B1 (en) | 1996-08-22 | 2001-06-05 | Kenneth E. Flick | Vehicle security system with inductive coupling to a vehicle having a data communications bus and related methods |
| US6392534B1 (en) | 1996-08-22 | 2002-05-21 | Kenneth E. Flick | Remote control system for a vehicle having a data communications bus and related methods |
| US7369936B2 (en) * | 1996-08-22 | 2008-05-06 | Omega Patents, L.L.C. | Remote start control system including an engine speed data bus reader and related methods |
| US6756885B1 (en) | 1996-08-22 | 2004-06-29 | Omega Patents, L.L.C. | Multi-vehicle compatible control system for reading from a data bus and associated methods |
| US6249216B1 (en) | 1996-08-22 | 2001-06-19 | Kenneth E. Flick | Vehicle security system including adaptor for data communications bus and related methods |
| US6324592B1 (en) | 1997-02-25 | 2001-11-27 | Keystone Aerospace | Apparatus and method for a mobile computer architecture and input/output management system |
| GB2384411B (en) * | 2000-10-06 | 2003-12-17 | Flextronics Semiconductor Desi | Coherent expandable high speed interface |
| US6800957B2 (en) * | 2001-02-06 | 2004-10-05 | General Electric Company | Electronic distribution system for 36V automobiles |
| US6690152B2 (en) * | 2001-07-27 | 2004-02-10 | Stmicroelectronics Limited | Acceleration of automatic test |
| ATE329794T1 (de) * | 2002-09-09 | 2006-07-15 | Eurolites S P A | Energieverteilungssystem für lasten in kraftfahrzeugen |
| US7139613B2 (en) | 2002-09-25 | 2006-11-21 | Medtronic, Inc. | Implantable medical device communication system with pulsed power biasing |
| US7013178B2 (en) | 2002-09-25 | 2006-03-14 | Medtronic, Inc. | Implantable medical device communication system |
| US7061137B2 (en) | 2002-10-16 | 2006-06-13 | Omega Patents, L.L.C. | Vehicle data communications bus disrupter and associated methods |
| US7489233B2 (en) * | 2003-08-27 | 2009-02-10 | Omega Patents, L.L.C. | Vehicle security device having pre-warn features and related methods |
| US7501937B2 (en) * | 2003-08-27 | 2009-03-10 | Omega Patents, L.L.C. | Vehicle security device including pre-warn indicator and related methods |
| US7035951B2 (en) * | 2003-12-04 | 2006-04-25 | Saia-Burgess Automotive Inc. | System and method for auto-addressing devices on a multiplexing bus based on binary coding |
| US7286884B2 (en) | 2004-01-16 | 2007-10-23 | Medtronic, Inc. | Implantable lead including sensor |
| US7010402B2 (en) * | 2004-03-30 | 2006-03-07 | Omega Patents, L.L.C. | Vehicle control system including multi-vehicle controller using vehicle code learning index and related methods |
| US11142165B2 (en) | 2016-08-19 | 2021-10-12 | Omega Patents, L.L.C. | Vehicle system including remote start data bus command sending based upon a short-range link and related methods |
| US8396563B2 (en) | 2010-01-29 | 2013-03-12 | Medtronic, Inc. | Clock synchronization in an implantable medical device system |
| DE102012009630A1 (de) | 2012-05-15 | 2013-11-21 | Audi Ag | Busteilnehmer für ein Bussystem, Bussystem für einen Kraftwagen sowie Verfahren zur Zuordnung von Adressen in einem Bussystem |
| US9981615B2 (en) | 2013-03-14 | 2018-05-29 | Omega Patents, L.L.C. | Remote function control system for a vehicle having a data communications bus and related methods |
| US9527478B2 (en) | 2013-03-14 | 2016-12-27 | Omega Patents, L.L.C. | Remote function control system for a vehicle having a data communications bus and related methods |
| US9140228B2 (en) | 2013-03-15 | 2015-09-22 | Omega Patents, L.L.C. | Remote start control system for a vehicle with a bus controllable transmission and associated methods |
| CN103576576B (zh) * | 2013-10-16 | 2016-03-02 | 芜湖宏景电子股份有限公司 | 一种车身控制器mcu端口的复用方法 |
| US9656631B1 (en) | 2016-01-12 | 2017-05-23 | Omega Patents, L.L.C. | Remote function control system with wireless databus device and associated wireless security sensor for a vehicle having a data communications bus and related methods |
| US9919682B2 (en) | 2016-01-12 | 2018-03-20 | Omega Patents, L.L.C. | Remote function device and associated wireless security sensor for a vehicle having a data communications bus and related methods |
| US9925956B2 (en) | 2016-01-12 | 2018-03-27 | Omega Patents, L.L.C. | Remote function control system with remote function device and associated wireless security sensor for a vehicle having a data communications bus and related methods |
| US10180689B2 (en) | 2016-08-19 | 2019-01-15 | Omega Patents, L.L.C. | Vehicle system including security unit providing degradation commands via a vehicle data bus and related methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031713A (ja) * | 1973-07-20 | 1975-03-28 | ||
| JPS56157154A (en) * | 1980-05-08 | 1981-12-04 | Nec Corp | Clock synchronizing circuit |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564280A (en) * | 1969-02-14 | 1971-02-16 | Essex International Inc | Plex-path circumferential energy control and distribution system |
| GB1311858A (en) * | 1969-08-26 | 1973-03-28 | Lucas Industries Ltd | Road vehicle fautl detecting systems |
| US3651454A (en) * | 1969-12-15 | 1972-03-21 | Borg Warner | Automotive multiplex system |
| GB1329413A (en) * | 1969-12-30 | 1973-09-05 | Lucas Industries Ltd | Road vehicle electrical systems |
| US3739185A (en) * | 1970-07-02 | 1973-06-12 | Tokai Rika Co Ltd | Circuit system for switches of an automobile |
| US3648057A (en) * | 1970-08-17 | 1972-03-07 | Essex International Inc | Vehicular plex-path circumferential control and distribution system |
| US3821559A (en) * | 1973-01-02 | 1974-06-28 | Mitsubishi Electric Corp | Control system for electric installations |
| US3819949A (en) * | 1973-01-02 | 1974-06-25 | Mitsubishi Electric Corp | Control system for electric installations |
| US3846639A (en) * | 1973-03-21 | 1974-11-05 | Mitsubishi Electric Corp | Control system for electric installations for use on vehicle |
| US3864578A (en) * | 1973-12-26 | 1975-02-04 | Texas Instruments Inc | Multiplex system for a vehicle |
| US3891965A (en) * | 1974-09-16 | 1975-06-24 | Gen Motors Corp | Time division multiplex system for a motor vehicle |
| JPS52132717A (en) * | 1976-04-30 | 1977-11-07 | Terasaki Denki Sangyo Kk | Time division multiplex transmission system |
| US4293947A (en) * | 1977-10-12 | 1981-10-06 | Ford Motor Company | Information handling system |
| US4232231A (en) * | 1979-01-15 | 1980-11-04 | Lucas Industries Limited | Road vehicle electrical systems |
| GB2043313B (en) * | 1979-02-01 | 1982-10-20 | Ward Goldstone Ltd | Multiplex information handling system |
| US4371925A (en) * | 1980-02-11 | 1983-02-01 | Data General Corporation | Data processing system having unique bus control operation |
| US4370561A (en) * | 1980-11-28 | 1983-01-25 | Rca Corporation | Vehicle multiplex system |
| US4719567A (en) * | 1982-04-29 | 1988-01-12 | Motorola, Inc. | Method and apparatus for limiting bus utilization |
| JPS58198993A (ja) * | 1982-05-15 | 1983-11-19 | Matsushita Electric Works Ltd | 時分割多重伝送システム |
-
1983
- 1983-08-03 US US06/520,122 patent/US4538262A/en not_active Expired - Fee Related
-
1984
- 1984-07-19 CA CA000459253A patent/CA1213084A/en not_active Expired
- 1984-08-02 DE DE3428588A patent/DE3428588C2/de not_active Expired
- 1984-08-02 GB GB08419693A patent/GB2144603B/en not_active Expired
- 1984-08-03 JP JP59164186A patent/JPS6069933A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031713A (ja) * | 1973-07-20 | 1975-03-28 | ||
| JPS56157154A (en) * | 1980-05-08 | 1981-12-04 | Nec Corp | Clock synchronizing circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06628U (ja) * | 1991-10-30 | 1994-01-11 | 株式会社日本アルミ | ターニングロール |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3428588C2 (de) | 1987-04-30 |
| GB2144603B (en) | 1986-10-15 |
| GB8419693D0 (en) | 1984-09-05 |
| CA1213084A (en) | 1986-10-21 |
| GB2144603A (en) | 1985-03-06 |
| US4538262A (en) | 1985-08-27 |
| DE3428588A1 (de) | 1985-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6069933A (ja) | 多重母線方式 | |
| US4009469A (en) | Loop communications system with method and apparatus for switch to secondary loop | |
| US4689740A (en) | Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations | |
| US3513443A (en) | Selective signalling system with receiver generator | |
| JPS59163696A (ja) | 電気配線システム | |
| JPH0319740B2 (ja) | ||
| JPH09509809A (ja) | 時分割多重化制御システム用のデータリンクモジュール | |
| US4872004A (en) | Plural source arbitration system | |
| US4872107A (en) | Floppy disk controller with means to change clock rate automatically | |
| JPS6027454B2 (ja) | ２進スイツチ状態を読出す復号回路 | |
| US4841520A (en) | Data transmission system with bus failure detection system | |
| US4075606A (en) | Self-memorizing data bus system for random access data transfer | |
| US4847832A (en) | Time multiplexed data transmission system | |
| US4613859A (en) | Pager receiver selectively changeable between call number reception and message reception | |
| JPS6374338A (ja) | 車両用通信装置 | |
| JPH08316973A (ja) | 通信処理手段 | |
| US3906483A (en) | Compass display circuit | |
| US5587712A (en) | Transponder having microprocessor generated frequency shift signals | |
| JPS62192842A (ja) | 事象配分・結合装置 | |
| US3764987A (en) | Method of and apparatus for code detection | |
| JPH0720279B2 (ja) | 無線選択呼出受信機の受信情報外部出力方式 | |
| JPS5825654Y2 (ja) | 時分割遠方制御装置 | |
| CA1041203A (en) | Idle/busy status detector for a telephone switching network | |
| SU1140237A1 (ru) | Фазируемый генератор синхроимпульсов | |
| Davidson | The x-10 tw523 two-way power line interface |