JPS607169A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
- Publication number
- JPS607169A JPS607169A JP58114402A JP11440283A JPS607169A JP S607169 A JPS607169 A JP S607169A JP 58114402 A JP58114402 A JP 58114402A JP 11440283 A JP11440283 A JP 11440283A JP S607169 A JPS607169 A JP S607169A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- parasitic
- thyristor
- channel transistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、同一のシリコン基板上にｐチャネルトランジ
スタとｎチャネルトランジスタを対にして形成した０Ｍ
Ｏ８素子による集積回路の寄生サイリスクのラッチアッ
プを防止した集積回路に関する。
スタとｎチャネルトランジスタを対にして形成した０Ｍ
Ｏ８素子による集積回路の寄生サイリスクのラッチアッ
プを防止した集積回路に関する。
（従来技術）
ＯＭＯＥｉ素子は低消費電力、広い動作電圧範囲など優
れた特徴を有し、大規模集積回路においても広く用いら
れている。しかしながら、０ＭＯ８素子の場合、外来雑
音が入力または出力端子に加わると異常電流が流れ続け
る、いわゆるラッチアップ現象が起こりやすい。このラ
ッチアップ現象はＣＭＯＢ素子構成上生じる寄生サイリ
スタによるもので、ラッチアップ防止が設計上の重要な
課題となっている。以下、ラッチアップ現象の詳細を図
面を用いて説明する。
れた特徴を有し、大規模集積回路においても広く用いら
れている。しかしながら、０ＭＯ８素子の場合、外来雑
音が入力または出力端子に加わると異常電流が流れ続け
る、いわゆるラッチアップ現象が起こりやすい。このラ
ッチアップ現象はＣＭＯＢ素子構成上生じる寄生サイリ
スタによるもので、ラッチアップ防止が設計上の重要な
課題となっている。以下、ラッチアップ現象の詳細を図
面を用いて説明する。
第１図は０ＭＯ８素子の要部断面模式図を示す。
図妬おいて１はｐ−型シリコン基板、２はｎ−型ウェル
、３はｐチャネルトランジスタのｐ＋型ソース領域及び
ｐ十型ドレイン領域、４はｎチャネルトランジスタのｎ
＋型ソース領域及びｎ＋型ドレイン領域、５はウェル電
位固定用ｎ十領域、６は基板接地用ｐ＋領領域Ｖつつは
電源電位レベル、ｖＢＢは接地レベル、エｎは入力端子
、Ｏｕｔは出力端子を示す。
、３はｐチャネルトランジスタのｐ＋型ソース領域及び
ｐ十型ドレイン領域、４はｎチャネルトランジスタのｎ
＋型ソース領域及びｎ＋型ドレイン領域、５はウェル電
位固定用ｎ十領域、６は基板接地用ｐ＋領領域Ｖつつは
電源電位レベル、ｖＢＢは接地レベル、エｎは入力端子
、Ｏｕｔは出力端子を示す。
図から判るように、０ＭＯ８素子においては同一シリコ
ン基板上Ｋｐチャネルトランジスタとｎチャネルトラン
ジスタを形成するため、基板、ウェル、ソース領域、ド
レイン領域、ガードリング領域（第１図の例では示して
はいない）など濃度及び伝導型を異にする不純物層間に
ｎｐｎ及びｐｎｐ型の寄生バイポーラ・トランジスタが
形成され、それらが互いに連なってｐｎｐｎ構造の寄生
サイ・す“スタが生成される。
ン基板上Ｋｐチャネルトランジスタとｎチャネルトラン
ジスタを形成するため、基板、ウェル、ソース領域、ド
レイン領域、ガードリング領域（第１図の例では示して
はいない）など濃度及び伝導型を異にする不純物層間に
ｎｐｎ及びｐｎｐ型の寄生バイポーラ・トランジスタが
形成され、それらが互いに連なってｐｎｐｎ構造の寄生
サイ・す“スタが生成される。
第２図は、その状態を説明する等価回路図である。図に
於いて、Ｔｒｌはｐｎｐ型寄生バイポーラ・トランジス
タ、 Ｔｒ！はｎｐｎ型寄生バイポーラ・トランジスタ
、Ｒ８は基板接地用ｐ中領域６と寄生バイポーラ・トラ
ンジスタＴｒ、との間の基板抵抗、Ｒｗはウェル電位固
定用ｎ＋領域５と寄生バイポーラ・トランジスタＴｒ、
との間のウェル抵抗である。
於いて、Ｔｒｌはｐｎｐ型寄生バイポーラ・トランジス
タ、 Ｔｒ！はｎｐｎ型寄生バイポーラ・トランジスタ
、Ｒ８は基板接地用ｐ中領域６と寄生バイポーラ・トラ
ンジスタＴｒ、との間の基板抵抗、Ｒｗはウェル電位固
定用ｎ＋領域５と寄生バイポーラ・トランジスタＴｒ、
との間のウェル抵抗である。
図に見られるように、伺等かの理由によシ雑音電流−が
流れると、それをトリガとし、寄生バイポーラ・トラン
ジスタＴｒ、 、 ’ｒｒ、のエミッタ拳ベース間が順
バイアスとなｐ 、 Ｔｒｌ 、 Ｔｒ、間で正帰還が
かかると寄生サイリスタがターンオンする。
流れると、それをトリガとし、寄生バイポーラ・トラン
ジスタＴｒ、 、 ’ｒｒ、のエミッタ拳ベース間が順
バイアスとなｐ 、 Ｔｒｌ 、 Ｔｒ、間で正帰還が
かかると寄生サイリスタがターンオンする。
第３図はその状態を説明する寄生サイリスタの電流電圧
特性である。雑音によりウェル−基板間の逆バイアスさ
れた接合に破壊電圧７１以上の電圧がかかシ、−以上の
電流が流れると寄生サイリスクはターンオンし、高抵抗
状態１１から、低抵抗状１ｘｚＫ移る。サイリスタのタ
ーン・オン状態全維持できる最小電圧Ｖ、を保持電圧と
言う。もし、保持電圧が電源電圧よシ小であるとターン
・オン状態は電源により維持されるのでラッチアップ状
態となる。一方、保持電圧が電源電圧より大であればタ
ーン・オン状態は電源ては維持できないため、雑音がな
くなれば正常状態に復帰する。
特性である。雑音によりウェル−基板間の逆バイアスさ
れた接合に破壊電圧７１以上の電圧がかかシ、−以上の
電流が流れると寄生サイリスクはターンオンし、高抵抗
状態１１から、低抵抗状１ｘｚＫ移る。サイリスタのタ
ーン・オン状態全維持できる最小電圧Ｖ、を保持電圧と
言う。もし、保持電圧が電源電圧よシ小であるとターン
・オン状態は電源により維持されるのでラッチアップ状
態となる。一方、保持電圧が電源電圧より大であればタ
ーン・オン状態は電源ては維持できないため、雑音がな
くなれば正常状態に復帰する。
素子を高密度に配置すると、保持電圧は通常用いられる
電源電圧５ｖより小さくなる。このため、従来のラッチ
アップ防止法としては、高電圧のパルス性雑音の入る入
出力回路部分において、ｐチャネルトランジスタ、ｎチ
ャネルトランジスタの周囲に基板ないしウェルと同伝導
型の高濃度領域（ガードリング領域）を設け、第２図に
示すＲＢ。
電源電圧５ｖより小さくなる。このため、従来のラッチ
アップ防止法としては、高電圧のパルス性雑音の入る入
出力回路部分において、ｐチャネルトランジスタ、ｎチ
ャネルトランジスタの周囲に基板ないしウェルと同伝導
型の高濃度領域（ガードリング領域）を設け、第２図に
示すＲＢ。
〜を小さくシ、寄生サイリスタのエミッタ・ベース間に
順バイアスがかかシにくくすると共に％ｐチャネルとｎ
チャネルトランジスタ間間隔を１００μｍ以上と大きく
とシ、横型の寄生バイポーラ・トランジスタのベース長
を大きくシ、電流増幅率αを小さくすることによシ、保
持電圧を大きくする方法が用いられてきた。しかし、こ
の方法では高密度化のためガードリング領域がなく、ト
ランジスタ間隔が小さく、シたがって寄生サイリスタの
保持電圧が電源電圧以下である内部回路と、入出力回路
で、ブレークオーバ電圧（第３図Ｖ□）が同じであるた
め、内部回路の寄生サイリスタが先に動作する恐れがあ
り、ラッチアップ防止法として完全でないという欠点が
あった。また、入出力回路の占有面積が大きいため、高
密度化を阻ける欠点があった。
順バイアスがかかシにくくすると共に％ｐチャネルとｎ
チャネルトランジスタ間間隔を１００μｍ以上と大きく
とシ、横型の寄生バイポーラ・トランジスタのベース長
を大きくシ、電流増幅率αを小さくすることによシ、保
持電圧を大きくする方法が用いられてきた。しかし、こ
の方法では高密度化のためガードリング領域がなく、ト
ランジスタ間隔が小さく、シたがって寄生サイリスタの
保持電圧が電源電圧以下である内部回路と、入出力回路
で、ブレークオーバ電圧（第３図Ｖ□）が同じであるた
め、内部回路の寄生サイリスタが先に動作する恐れがあ
り、ラッチアップ防止法として完全でないという欠点が
あった。また、入出力回路の占有面積が大きいため、高
密度化を阻ける欠点があった。
一方、入出力回路部分に、接合ダイオードを設け、外部
雑音を接合ダイオードの破壊によυ除去する方法も用い
られている。しかし、寄生サイリ（５） スタのターン・オンに要する時間はきわめて短かいため
、接合ダイオードの破壊により外来雑音が除去される前
に寄生サイリスタがターン・オンする可能性が高く、ラ
ッチアップ防止に有効でないという欠点があった。
雑音を接合ダイオードの破壊によυ除去する方法も用い
られている。しかし、寄生サイリ（５） スタのターン・オンに要する時間はきわめて短かいため
、接合ダイオードの破壊により外来雑音が除去される前
に寄生サイリスタがターン・オンする可能性が高く、ラ
ッチアップ防止に有効でないという欠点があった。
（発明の目的）
本発明は上記欠点を解決するため提案されたものでその
目的とする点は完全にラッチアップを防止した集積回路
を提供するにある。
目的とする点は完全にラッチアップを防止した集積回路
を提供するにある。
（発明の構成）
上記の目的を達成するため、本発明はＣＭＯＳ集積回路
に付随する複数の寄生サイリスタ姉おいて、特定の寄生
サイリスタのブレークオーバ電圧が他の寄生サイリスタ
のブレークオーバ電圧より小であシ、かつ該特定の寄生
サイリスクの保持電圧が電源電圧よシ大であることを特
徴とするＣＭＯＳ集積回路を発明の要旨とするものであ
る。
に付随する複数の寄生サイリスタ姉おいて、特定の寄生
サイリスタのブレークオーバ電圧が他の寄生サイリスタ
のブレークオーバ電圧より小であシ、かつ該特定の寄生
サイリスクの保持電圧が電源電圧よシ大であることを特
徴とするＣＭＯＳ集積回路を発明の要旨とするものであ
る。
要約すれば本発明は集積回路において、特定の寄生サイ
リスタのブレークオーバ電圧が、他の寄生サイリスタの
ブレークオーバ電圧よシ小であシ、（６） かつ上記特定の寄生サイリスタの保持電圧が電源電圧よ
シ大であることを特徴とするものである。
リスタのブレークオーバ電圧が、他の寄生サイリスタの
ブレークオーバ電圧よシ小であシ、（６） かつ上記特定の寄生サイリスタの保持電圧が電源電圧よ
シ大であることを特徴とするものである。
次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱し々
い範囲で種々の変更あるいは改良を行いうろことは云う
までもない。
実施例は一つの例示であって、本発明の精神を逸脱し々
い範囲で種々の変更あるいは改良を行いうろことは云う
までもない。
本発明は上記特定の寄生サイリスタのブレークオーバ電
圧が小なることによシ、外来雑音に対し優先的に作動し
て外来雑音を除去し、かつ上記特定の寄生サイリスタの
保持電圧が電源電圧よυ犬なることからラッチアップに
至らないことを原理とする。上記特定の寄生サイリスタ
は前述の説明から明らかなとうシ、入出力回路部分に付
随する寄生サイリスタであることが望ましい。ブレーク
オーバ電圧は前述したようにウェル・基板間の接合破壊
電圧によってきまる。このため、入出力回路の寄生サイ
リスタのブレークオーバ電圧ヲ内部回路よシ小さくする
には入出力回路のウェル−基板間接合の破壊電圧を低く
なるようにすればよい。
圧が小なることによシ、外来雑音に対し優先的に作動し
て外来雑音を除去し、かつ上記特定の寄生サイリスタの
保持電圧が電源電圧よυ犬なることからラッチアップに
至らないことを原理とする。上記特定の寄生サイリスタ
は前述の説明から明らかなとうシ、入出力回路部分に付
随する寄生サイリスタであることが望ましい。ブレーク
オーバ電圧は前述したようにウェル・基板間の接合破壊
電圧によってきまる。このため、入出力回路の寄生サイ
リスタのブレークオーバ電圧ヲ内部回路よシ小さくする
には入出力回路のウェル−基板間接合の破壊電圧を低く
なるようにすればよい。
このための方法としては、接合の形状、＃度を変えれば
よい。容易に接合破壊電圧を低くするには、高濃度領域
同志を接触させた接合を形成するのが有効である。
よい。容易に接合破壊電圧を低くするには、高濃度領域
同志を接触させた接合を形成するのが有効である。
一方、保持電圧を大きくするには、寄生バイポーラ・ト
ランジスタの電流増幅率αを小さくする、基板抵抗煽、
ウェル抵抗〜を小さくする方法が知られている。基板抵
抗−の低減には、低抵抗基板を用いる、あるいはガード
リングを施すことで達成できる。また、ウェル抵抗Ｒ，
を小さくするには、ウェル濃度を上げる、ウェル深さを
大きくすることが有効である。しかし、基板濃度、ウェ
ル構成は素子特性によシ決まるため、大きく変えること
は困難である。一方、寄生バイポーラ・トランジスタの
電流増幅率αを小さくするＫは、実効ベース長を大きく
する、あるいは寄生バイポーラ・トランジスタのエミッ
タ濃度を下げることで達成できる。このうち、実効ベー
ス長を大きくする方法は横型寄生バイポーラ・トランジ
スタでは占有面積が大きくなシ、縦型寄生バイポーラ・
トランジスタではウェル深さが大きくなシ、ウェル形成
が長時間になるなどの欠点がある。以上の観点から保持
電圧を大きくする方法としては、ガードリングを設け、
寄生バイポーラ・トランジスタのエミッタ濃度を下げる
ことが望ましい。
ランジスタの電流増幅率αを小さくする、基板抵抗煽、
ウェル抵抗〜を小さくする方法が知られている。基板抵
抗−の低減には、低抵抗基板を用いる、あるいはガード
リングを施すことで達成できる。また、ウェル抵抗Ｒ，
を小さくするには、ウェル濃度を上げる、ウェル深さを
大きくすることが有効である。しかし、基板濃度、ウェ
ル構成は素子特性によシ決まるため、大きく変えること
は困難である。一方、寄生バイポーラ・トランジスタの
電流増幅率αを小さくするＫは、実効ベース長を大きく
する、あるいは寄生バイポーラ・トランジスタのエミッ
タ濃度を下げることで達成できる。このうち、実効ベー
ス長を大きくする方法は横型寄生バイポーラ・トランジ
スタでは占有面積が大きくなシ、縦型寄生バイポーラ・
トランジスタではウェル深さが大きくなシ、ウェル形成
が長時間になるなどの欠点がある。以上の観点から保持
電圧を大きくする方法としては、ガードリングを設け、
寄生バイポーラ・トランジスタのエミッタ濃度を下げる
ことが望ましい。
（実施例）
以下実施例により説明する。
実施例の０ＭＯ８素子の要部断面模式図を第４図に示す
。第４図（ａ）は入出力回路部分、第４図（ｂ）は内部
回路部分である。
。第４図（ａ）は入出力回路部分、第４図（ｂ）は内部
回路部分である。
比抵抗３．７Ω・ｍのｐ型シリコン基板２１にシート抵
抗２．７にΩ、深さ１μｍのｎ型ウェル２２を形成した
。ウェル中のｐチャネルトランジスタのソース・ドレイ
ン２３は、ボロンイオンを２５ＫｅＶのエネルギでｌＸ
ｌ０’ン漬２イオン注入して形成した。
抗２．７にΩ、深さ１μｍのｎ型ウェル２２を形成した
。ウェル中のｐチャネルトランジスタのソース・ドレイ
ン２３は、ボロンイオンを２５ＫｅＶのエネルギでｌＸ
ｌ０’ン漬２イオン注入して形成した。
一方、基板中のｎチャネルト・ランジスタのソース・ド
レイン２４はヒ素イオンを１３０ＫｅＶのエネルギで５
×１０１５／７Ｍ１１イオン注入して形成した。ｐチャ
ネルトランジスタのソース−ドレイン２３の表面濃度は
６ Ｘ １０”／ａｍ”であり、通常用いられる６Ｘ１
０”／Ｆ７＋３以上に比べ低濃度とした。ｎチャネルト
ラン（９） ジスタのソース・ドレイン２４は表面濃度１×１０″各
−で通常用いられる値とした。入出力回路部分はｐチャ
ネルトランジスタ、ｎチャネルトランジスタ共、周囲に
ガードリング２５．２６を設けた。
レイン２４はヒ素イオンを１３０ＫｅＶのエネルギで５
×１０１５／７Ｍ１１イオン注入して形成した。ｐチャ
ネルトランジスタのソース−ドレイン２３の表面濃度は
６ Ｘ １０”／ａｍ”であり、通常用いられる６Ｘ１
０”／Ｆ７＋３以上に比べ低濃度とした。ｎチャネルト
ラン（９） ジスタのソース・ドレイン２４は表面濃度１×１０″各
−で通常用いられる値とした。入出力回路部分はｐチャ
ネルトランジスタ、ｎチャネルトランジスタ共、周囲に
ガードリング２５．２６を設けた。
ただし、２つのガードリング２５．２６は一部接触する
構成とした。一方、内部回路はガードリングを設けずｐ
チャネルトランジスタ、ｎチャネルトランジスタ間距離
を２２μｍとした。２７ 、 ２８は各々ウェル電位固
定用ｎ＋領域、基板接地用ｐ十領域である。
構成とした。一方、内部回路はガードリングを設けずｐ
チャネルトランジスタ、ｎチャネルトランジスタ間距離
を２２μｍとした。２７ 、 ２８は各々ウェル電位固
定用ｎ＋領域、基板接地用ｐ十領域である。
低濃度化したｐチャネルトランジスタのソース・ドレイ
ン２３をエミッタとする縦型寄生バイポーラトランジス
タの電流増幅率αは０．６となシ、通常の濃度を用いた
場合の０．９９９ Ｋ比べ、きわめて小さくなった。寄
生サイリスタ特性は入出力回路において、ブレークオー
バ電圧２３’７．保持電圧ＴＶ、内部回路においてブレ
ークオーバ電圧４２ｖ。
ン２３をエミッタとする縦型寄生バイポーラトランジス
タの電流増幅率αは０．６となシ、通常の濃度を用いた
場合の０．９９９ Ｋ比べ、きわめて小さくなった。寄
生サイリスタ特性は入出力回路において、ブレークオー
バ電圧２３’７．保持電圧ＴＶ、内部回路においてブレ
ークオーバ電圧４２ｖ。
保持電圧１．８ｖであった。入出力回路のブレークオー
バ電圧が内部回路に比べ小いめはガードリング接触部で
の接合破壊電圧が小いためである。
バ電圧が内部回路に比べ小いめはガードリング接触部で
の接合破壊電圧が小いためである。
（１０）
上記回路を電源電圧５ｖで動作させ入出力端子に種々の
雑音を入力し、ラッチアップの有無を調べたところ、全
くラッチアップは生じなかった。
雑音を入力し、ラッチアップの有無を調べたところ、全
くラッチアップは生じなかった。
これは、前述したように入出力回路部分の寄生サイリス
タのブレークオーバ電圧が内部回路に比べ小さいため、
入出力回路部の寄生サイリスタが優先して作動すること
、保持電圧が電源電圧５Ｖよシ大きいため、サイリスタ
のターン・オン状態が電源によシ維持されないためであ
る。さらに、外来雑音は入出力回路部分の高速動作の寄
生サイリスタによシ除去されるので、内部回路の寄生サ
イリスタが動作する恐れがないためである。
タのブレークオーバ電圧が内部回路に比べ小さいため、
入出力回路部の寄生サイリスタが優先して作動すること
、保持電圧が電源電圧５Ｖよシ大きいため、サイリスタ
のターン・オン状態が電源によシ維持されないためであ
る。さらに、外来雑音は入出力回路部分の高速動作の寄
生サイリスタによシ除去されるので、内部回路の寄生サ
イリスタが動作する恐れがないためである。
また、入出力回路部分は、ガードリング間隔が０とでき
るので高密度が達成できた。
るので高密度が達成できた。
保持電圧ｖ２とｐチャネルトランジスタのソース・ドレ
イン濃度ＮＡの関係を第５図に示す。図から明らかなよ
うに、通常のソース・ドレイン濃度６Ｘ １０”／ｃｒ
ｎ”を用いると保持電圧は電源電圧ＶＤＤ５Ｖ以下とな
シ、ラッチアップを生じる。保持電圧を電源電圧以上と
するためのソース・ドレイン濃度ＩＪ轟は２×１０１ｓ
／ｃｒｎ３以下であり、実施例の６ｘｌＯ”／（７７＋
３に限定されないことは明らかである。ソース・ドレイ
ンにが領域を設けず、金属ないしシリサイドのショット
キ接触としてもよい。また、前述した基板抵抗やウェル
抵抗を小さくシ、保持電圧を大きくする技術も使用でき
ることは自明である。
イン濃度ＮＡの関係を第５図に示す。図から明らかなよ
うに、通常のソース・ドレイン濃度６Ｘ １０”／ｃｒ
ｎ”を用いると保持電圧は電源電圧ＶＤＤ５Ｖ以下とな
シ、ラッチアップを生じる。保持電圧を電源電圧以上と
するためのソース・ドレイン濃度ＩＪ轟は２×１０１ｓ
／ｃｒｎ３以下であり、実施例の６ｘｌＯ”／（７７＋
３に限定されないことは明らかである。ソース・ドレイ
ンにが領域を設けず、金属ないしシリサイドのショット
キ接触としてもよい。また、前述した基板抵抗やウェル
抵抗を小さくシ、保持電圧を大きくする技術も使用でき
ることは自明である。
実施例での入出力回路では、ガードリングを接触させて
ブレークオーバ電圧を低くしたが、適当な不純物領域を
別に設ける、あるいは接合の形状を制御してもよい。
ブレークオーバ電圧を低くしたが、適当な不純物領域を
別に設ける、あるいは接合の形状を制御してもよい。
実施例ではｐチャネルトランジスタのソース・ドレイン
を低濃度化したが、ｎチャネルトランジスタのソース・
ドレイン、あるいは両者のソース・ドレインを低濃度化
しても全く同じ効果が得られる。
を低濃度化したが、ｎチャネルトランジスタのソース・
ドレイン、あるいは両者のソース・ドレインを低濃度化
しても全く同じ効果が得られる。
さらに実施例では、ｎ型ウェルを用いたが、ｐ型ウェル
を用いても全く同じ効果が得られることは明らかである
。
を用いても全く同じ効果が得られることは明らかである
。
（発明の効果）
以上説明したように、本発明によれば、外来雑音に対し
て特定の寄生サイリスタを動作させることができると共
に、その特定の寄生サイリスタの保持電圧が電源電圧よ
シ高いので、ラッチアップしないため、ＣＭＯ８集積回
路のラッチアップを完全に防止できる利点がある。また
、上記特定の寄生サイリスタは外来雑音に対する保護回
路としても働くので、従来の接合を用いた保護回路を不
用にする。さらに、実施例で述べたようにｎチャネル・
トランジスタとｐチャネル・トランジスタの間隔を十分
近づけても保持電圧を電源電圧よシ高くできれば、入出
力回路等従来高密度化の達成できていない回路部分の高
密度化ができる利点がある。
て特定の寄生サイリスタを動作させることができると共
に、その特定の寄生サイリスタの保持電圧が電源電圧よ
シ高いので、ラッチアップしないため、ＣＭＯ８集積回
路のラッチアップを完全に防止できる利点がある。また
、上記特定の寄生サイリスタは外来雑音に対する保護回
路としても働くので、従来の接合を用いた保護回路を不
用にする。さらに、実施例で述べたようにｎチャネル・
トランジスタとｐチャネル・トランジスタの間隔を十分
近づけても保持電圧を電源電圧よシ高くできれば、入出
力回路等従来高密度化の達成できていない回路部分の高
密度化ができる利点がある。
第１図は０ＭＯ８素子の要部断面図、第２図は０ＭＯ８
素子の等価回路図、第３図は寄生サイリスタの電流電圧
特性、第４図は本発明の実施例を示す要部断面図、第５
図は保持電圧とｐチャネルトランジスタのソース・ドレ
イン濃度の関係を示す図である。 （１３） １・・・ｐ−型シリコン基板％ ２・・・ｎ−型ウェル
、３・・・ｐチャネルトランジスタのが型ソース領域及
びゲ型ドレイン領域、４・・・ｎチャネルトランジスタ
のｎ＋型ソース領域及びｎ＋型ドレイン領域、５・・・
ウェル電位固定用ｎ１領域、６・・・基板接地用ｐ＋領
領域２１・・・ｐ−型シリコン基板、２２・・・ｎ−型
ウェル、２３・・・ｐチャネルトランジスタのゲ型ソー
ス領域及びｐ＋型ドレイン領域、２４・・・ｎチャネル
トランジスタのｎ＋型ソース領域及びｎ＋型ドレイン領
域、２７・・・ウェル電位固定用ｎ＋領域、２８・・・
基板接地用が領域、ＶＤ？）・・・電源電位レベル、■
８８・・・接地レベル、Ｉｎ・・・入力端子、 Ｏｕｔ
・・・出力端子ｂ ’ｒｒ、・・・ｐｎｐ型寄生バイポ
ーラ・トランジスタ、 Ｔｒ２・・・ｎｐｎ型寄生バイ
ポーラ・トランジスタｓ Ｒｅ・・・基板抵抗、〜・・
・ウェル抵抗％ ｖｌ・・・破壊電圧、工、・・・雑音
電流％ ｖ２・・・保持電圧、２５．２６・・・ガード
リンク％ ＮＡ・・・ｐチャネルトランジスタのソース
・ドレイン濃度特許出願人 第１図 第５図 ：口（τ 第３図 第４図
素子の等価回路図、第３図は寄生サイリスタの電流電圧
特性、第４図は本発明の実施例を示す要部断面図、第５
図は保持電圧とｐチャネルトランジスタのソース・ドレ
イン濃度の関係を示す図である。 （１３） １・・・ｐ−型シリコン基板％ ２・・・ｎ−型ウェル
、３・・・ｐチャネルトランジスタのが型ソース領域及
びゲ型ドレイン領域、４・・・ｎチャネルトランジスタ
のｎ＋型ソース領域及びｎ＋型ドレイン領域、５・・・
ウェル電位固定用ｎ１領域、６・・・基板接地用ｐ＋領
領域２１・・・ｐ−型シリコン基板、２２・・・ｎ−型
ウェル、２３・・・ｐチャネルトランジスタのゲ型ソー
ス領域及びｐ＋型ドレイン領域、２４・・・ｎチャネル
トランジスタのｎ＋型ソース領域及びｎ＋型ドレイン領
域、２７・・・ウェル電位固定用ｎ＋領域、２８・・・
基板接地用が領域、ＶＤ？）・・・電源電位レベル、■
８８・・・接地レベル、Ｉｎ・・・入力端子、 Ｏｕｔ
・・・出力端子ｂ ’ｒｒ、・・・ｐｎｐ型寄生バイポ
ーラ・トランジスタ、 Ｔｒ２・・・ｎｐｎ型寄生バイ
ポーラ・トランジスタｓ Ｒｅ・・・基板抵抗、〜・・
・ウェル抵抗％ ｖｌ・・・破壊電圧、工、・・・雑音
電流％ ｖ２・・・保持電圧、２５．２６・・・ガード
リンク％ ＮＡ・・・ｐチャネルトランジスタのソース
・ドレイン濃度特許出願人 第１図 第５図 ：口（τ 第３図 第４図
Claims (2)
- （１）ＣＭＯ８集積回路に付随する複数の寄生サイリス
タにおいて、特定の寄生サイリスタのブレークオーバ電
圧が他の寄生サイリスタのブレークオーバ電圧よシ小で
あシ、かつ該特定の寄生サイリスタの保持電圧が電源電
圧より大であることを特徴とするＣＭＯ８集積回路。 - （２） ４Ｉ定の寄生サイリスタにおいて、ｐチャネル
トランジスタのガードリングとｎチャネルトランジスタ
のガードリングとが少なくとも一部分接触して構成され
ることを特徴とする特許請求の範囲第１項記載のＣＭＯ
８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114402A JPS607169A (ja) | 1983-06-27 | 1983-06-27 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114402A JPS607169A (ja) | 1983-06-27 | 1983-06-27 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607169A true JPS607169A (ja) | 1985-01-14 |
Family
ID=14636778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114402A Pending JPS607169A (ja) | 1983-06-27 | 1983-06-27 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629851B1 (en) | 2000-02-03 | 2003-10-07 | Nippon Dics Co., Ltd. | Connector |
-
1983
- 1983-06-27 JP JP58114402A patent/JPS607169A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629851B1 (en) | 2000-02-03 | 2003-10-07 | Nippon Dics Co., Ltd. | Connector |
| US6854983B2 (en) | 2000-02-03 | 2005-02-15 | Nippon Dics Co., Ltd. | Connector |
| US6951486B2 (en) | 2000-02-03 | 2005-10-04 | Nippon Dics Co., Ltd. | Connector |
| US7081011B2 (en) | 2000-02-03 | 2006-07-25 | Nippon Dics Co., Ltd. | Connector |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110660810B (zh) | 用于集成电路的闩锁免疫技术 | |
| JPS632370A (ja) | 半導体装置 | |
| US6465283B1 (en) | Structure and fabrication method using latch-up implantation for improving latch-up immunity in CMOS fabrication process | |
| US6847059B2 (en) | Semiconductor input protection circuit | |
| US20150270257A1 (en) | Series connected esd protection circuit | |
| CN100536136C (zh) | 可避免闩锁的半导体电路 | |
| US7999327B2 (en) | Semiconductor device, and semiconductor manufacturing method | |
| US5148250A (en) | Bipolar transistor as protective element for integrated circuits | |
| KR100435807B1 (ko) | 정전방전 보호 회로용 반도체 제어 정류기 | |
| JPS5967670A (ja) | 半導体装置 | |
| JPS60247959A (ja) | ラツチアツプ防止回路 | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPS607169A (ja) | Ｃｍｏｓ集積回路 | |
| JPH044755B2 (ja) | ||
| JP4197660B2 (ja) | Ｍｏｓトランジスタおよびこれを備えた半導体集積回路装置 | |
| JPH05315552A (ja) | 半導体保護装置 | |
| JPH0396272A (ja) | Ｃｍｏｓ半導体装置 | |
| JPS5931987B2 (ja) | 相補型ｍｏｓトランジスタ | |
| JP2680848B2 (ja) | 半導体記憶装置 | |
| JP2000208712A (ja) | 半導体装置の静電保護装置 | |
| JPS63316475A (ja) | 入力保護回路 | |
| KR100688588B1 (ko) | 래치-업의 발생을 방지할 수 있는 ｃｍｏｓ 반도체 장치 | |
| JPS63244876A (ja) | 相補型ｍｉｓ半導体装置及びその製造方法 | |
| JPH01117055A (ja) | 相補型絶縁ゲート電界効果半導体装置 | |
| JPS61208863A (ja) | Ｃｍｏｓ半導体装置 |