JPS61208863A

JPS61208863A - Ｃｍｏｓ半導体装置

Info

Publication number: JPS61208863A
Application number: JP60049359A
Authority: JP
Inventors: Yoichiro Niitsu; 新津　陽一郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-14
Filing date: 1985-03-14
Publication date: 1986-09-17
Also published as: JPH0314232B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、所謂ラッチアップの耐性を向上したＣＭＯ
Ｓ半導体装置に関する。

［発明の技術的背景とその問題点コ近年の半導体技術の発展により、集積回路の集積度が上
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ないＣＭＯＳ
回路を用いて集積回路を構成して、消費電力の低減を図
っている。しかしながら、ＳＯ■構造をとらない通常の
ＣＭＯＳ回路においては、構造的にＰＮＰＮ接合が存在
して、寄生サイリスタが構成されることになり、電源雑
音等により入力端子に過電流が印加されると、寄生サイ
リスタがターンオンして過電流が流れ続け、所謂ラッチ
アップを生じ素子破壊を招くという開角があった。そこ
で、このラッチアップを防止するために、例えばガード
リングと呼ばれる基板コンタクトあるいはウェルコンダ
クトをＣＭＯＳ回路を構成するＭｏＳトランジスタの周
囲に形成したＣＭＯＳ半導体装置が提案されている。

第９図は、ガードリングを形成したＣＭＯＳインバータ
回路の一従来例を示すパターン平面図である。同図にお
いて、１０１はＰ型シリコン基板〈以下「基板」と呼ぶ
、）であり、この基板１０１上にＰチャンネルＭＯ８型
トランジスタ（以下［ＰＭＯＳトランジスタ」と呼ぶ。

）１０３と、ＮチャンネルＭＯ８型トランジスタ（以下
ｒＮＭＯＳトランジスタ」と呼ぶ。）１０５が形成され
、この両トランジスタによりＣＭＯＳインバータ回路が
構成されている。

基板１０１には、Ｎ型のウェル（以下「ｎウェル」と呼
ぶ。）１０７が形成され、さらにこの０ウエル１０７の
中に所定間隔だけ離れて一対のＰ型の領域１０９．１１
１が形成されて、ＰＭＯＳトランジスタ１０３のソース
及びドレインを構成しており（以下１０９をｒＰＭＯＳ
ソース領１ｉｉＪ。

１１１をｒＰＭＯＳドレイン領域Ｊと呼ぶ。〉。

ＰＭＯＳソース領域１０９はアルミ配線１１３によりＶ
ＤＤ端子１４５に接続され、ＰＭＯＳドレイン領域１１
１はアルミ配線１１３により出力端子１５１に接続され
ている。そして、ＰＭＯＳソース領域１０９とＰＭＯＳ
ドレイン領域１１１との間の基板１０１の表面上にポリ
シリコンにより後述するＮＭＯＳトランジスタ１０５と
共通のゲート電極１１５が形成され、このゲート電極１
１１５はアルミ配線１１３により入力端子１４９に接続
されている。なお、ウェルコンタクト１１７がｎウェル
１０７の中に設けられ、このウェルコンタクト１１７と
ＶＤＤ端子１４５とがアルミ配線１１３により接続され
ている。

また基板１０１には、所定間隔だけ離れて一対のＮ型の
領域１１９．１２１が形成され、この領域１１９，１２
１がＮＭＯＳトランジスタ１０５のドレイン及びソース
を構成しており（以下１１９をｒＮＭＯＳドレイン領域
Ｊ、１２１をｒＮＭｏＳソース領域」と呼ぶ。）、ＮＭ
ＯＳドレイン領域１１９はアルミ配線１１３により出力
端子１５１に接続され、ＮＭＯＳソース領域１２１はア
ルミ配線１１３によりＶ　ｓｓｌ子１４７に接続されて
いる。そして、ＮＭＯＳドレイン領域１１９とＮＭＯＳ
ソース領域１２１との間の基板１０１の表面上にポリシ
リコンによりゲート電極１１５が形成され、このゲート
電極１１５はアルミ配線１１３により入力端子１４９に
接続されている。なお、基板１０１には基板コンタクト
１２３が形成され、この基板コンタクト１２３とＶｓｓ
端子１４７とがアルミ配線１１３により接続されている
。

また、ＰＭＯＳトランジスタ１０３が形成されている領
域とＮＭＯＳトランジスタ１０５が形成されている領域
との境界の基板１０１側には、この基板１０１と同じ導
電型即ちＰ型の拡散層によりガードリング１２７が形成
されており、このガードリンク１２７はアルミ配線１１
３によりＶＳＳ端子１４７に接続されている。

第１０図は第９図の概略の断面図であり、０ＭＯ８構造
において存在する寄生トランジスタ及び寄生抵抗により
構成される寄生サイリスタの近似的な等価回路が図示し
である。同図において、１２９は縦型寄生ｐｎρバイポ
ーラトランジスタ（以下ｒｐｎｐトランジスタ」と呼ぶ
。）で、このｐｎｐトランジスタ１２９は、Ｐ型のＰＭ
ＯＳソース領域１０９をエミッタとし、基板１０１に形
成されたｎウェル１０７をベースとし、Ｐ型の基板１０
１をコレクタとして形成されている。また１３１は横型
寄生ｎｐｎバイポーラトランジスタ（以下「ｎｐｎトラ
ンジスタ」と呼ぶ。）で、このｎｐｎトランジスタ１３
１は、Ｎ型のＮＭＯＳソース領域をエミッタとし、Ｐ型
の基板１０１をベースとし、基板１０１に形成されたｎ
ウェル１０７をコレクタとして形成されている。そして
、ｐｎｐ　トランジスタ１２９のエミッタはＶＤＤ＠子
１４５に接続され、ｐｎｐ　トランジスタ１２９のベー
スは奇生ウェル抵抗１３３を介してＶＤＤ端子１４５に
接続されているとともにｎｐｎ　トランジスタ１３１の
寄生コレクタ抵抗１４１を介してｎｐｎトランジスタ１
３１のコレクタに接続されている。また、ｐｎｐトラン
ジスタ１２９のコレクタは、このｐｎｐ　トランジスタ
１２９のコレクタ寄生抵抗１４３を介してｎｐｎ　トラ
ンジスタ１３１のベースに接続され、このｎｐｎ　トラ
ンジスタ１３１のベースは、並列接続された寄生基板抵
抗１３５と寄生ガードリング抵抗１３９を介してＶｓｓ
端子１４７に接続されており、ｎｐｎトランジスタ１３
１のエミッタはＶＳＳ端子１４７に直接接続されている
。

第１１図は、第１０図に示した寄生サイリスタの近似的
な等何回路だけを抜き出し示した図である。このような
回路構成において、ラッチアップ現象としては、端子Ａ
から電流１ｔｒｇが流れてｐｎｐトランジスタ１２９が
ＯＮ状態となりコレクタ電流が流れてｎｐｎ　トランジ
スタ１３１がＯＮ状態となり、寄生サイリスタがターン
オンすることで発生ずる。そして、この回路においては
、奇生基板抵抗１３５の抵抗値をＲｐ、寄生ガードリン
グ抵抗１３９の抵抗値をｒｇとすると、ガードリング抵
抗１３９が寄生基板抵抗１３５に並列接続され、ガード
リングを設けない場合に比べて寄生基板抵抗１３５は実
質的に、ＲｐからＲｐ−ｒａ／（Ｒｐ＋ｒｇ）に減少し
ている。そのために、例えば電源雑音等により端子Ａか
ら電流Ｉ　ｔｒｇが流れ出しｐｎｐトランジスタ１２９
がＯＮ状態となり、コレクタ電流が流れることによりラ
ッチアップを引き起すのに必要なｐｎｐ　ｈランラスタ
１２９のコレクタ電流としては、ガードリングを設けな
い場合に比べて約（Ｒｐ　＋ｒｇ）　／ｒ（Ｊ倍に増加
することになる。

すなわち、ガードリングを設けた場合の電流Ｊｔｒｇと
設けない場合の電流１　ｔｒｇとは、次のような違いが
出ることになる。ガードリングを設けない場合にラッチ
アップを引き起す電流Ｉｔｒｇの値をＩｔｈとすると、
Ｉｔｈは次式により示される。

Ｉｔｈ＝ＶＦ　／ＲＮ　＋ＶＦ　／Ｒｐ”Ｒｐここで、
ＶＦはｐｎｐ　トランジスタ１２９のベース・エミッタ
間のフォーワード電圧、ＲＮは奇生ウェル抵抗１３３の
抵抗値、Ｒｐはｐｎｐ　トランジスタ１２９のエミッタ
接地電流増幅率である。またカードリングを設けた場合
におけるラッチアップを引き起す電流１　ｔｒｇの値を
Ｉ　ｔｈＱとすると、前述したように基板抵抗がＲｐか
らＲ１）−ｒＭ（Ｒｐ＋ｒｇ）に減少するために、Ｉ　
ｔｈａは次式により示される。

ｈｔｙ　　＝　（＋／＆　　ｔ　　　Ｉ＃どＰｔ”Ｘｉ
）／！’ｐ・）ｊ・／１結果として、上述した式から、
ガードリングを設けた場合にラッチアップを引き起すた
めに必要な電流Ｉ　ｔｈｏはガードリングを設けない場
合に比べてＶＦ／ｒｇ・Ｒｐだけ増加することになる。

したがって、上述したように基板１０１にこの基板１０
１と同じ導電型のガードリング領域を設けることにより
、ラッチアップを引き起すのに必要な電流１　ｔｈｃ）
を増加させ、ラッチアップを生じにククシている。しか
しながら、ＣＭＯ３半導体装置の集積度が上がり、Ｐチ
ャンネルＭＯＳトランジスタが形成される領域とＮチャ
ンネルＭＯＳトランジスタが形成される領域とが接近す
ると、寄生バイポーラトランジスタの電流増幅率が増加
。

するために、ラッチアップを引き起す電流１ｔｈの増加
分ＶＦ／ｒ（１・Ｒｐは小さくなり、ガードリングを設
けることによるラッチアップを防止する効果は低減して
しまうという問題がある。なお、ｎウェル１０７の領域
にガードリングを設けた場合にも、上述したと同様のこ
とがいえる。

Ｕ発明の目的コこの発明は、上記に鑑みてなされたもので、その目的と
するところは、ガードリングを用いてラッチアップの耐
性を向上したＣＭＯ３半導体装置に関する。

［発明の概要］上記目的を達成するために、第１の導電型の半導体基板
には第２の導電型のＭ　Ｏ，Ｓ　トランジスタを形成し
、半導体基板の一部に形成された第２の導電型の第１領
域には第１の導電型のＭＯＳ　ｔ−ランジスタを形成す
ることで、半導体基板にＣＭＯＳ回路を構成してなる半
導体装置において、この発明は、前記半導体基板と第１
領域との境界近傍における半導体基板側あるいは第１領
域側の少なくともいずれか一方に逆の導電型で形成され
、抵抗体を介して所定のバイアスが印加されるガードリ
ングを有することを要旨とする。

［発明の効果］この発明によれば、第１の導電型の半導体基板側第２の
導電型のＭＯＳトランジスタを形成し、半導体基板の一
部に形成された第２の導電型の第１領域に第１の導電型
のＭＯＳトランジスタを形成することで、半導体基板に
ＣＭＯＳ回路を構成してなる半導体装置において、半導
体基板と第１領域との境界近傍における半導体基板側あ
るいは第１領域側に、少なくともいずれか一方に逆の導
電型のガードリングを形成して、抵抗体を介してこのガ
ードリングに所定のバイアスを印加しているので、０Ｍ
Ｏ８構造に存在する寄生サイリスタのターンオンを防止
して、ラッチアップの耐性を向上することができる。ま
た、前記ガードリングが、このガードリングが形成され
ている領域に形成され所定のバイアスに接続されたコン
タクトに抵抗体を介して接続しているので、ラッチアッ
プの耐性をさらに向上することができる。また、前記コ
ンタクトとこのコンタクトが形成されている領域の表面
との間の表面不純物濃度を周囲よりも低く設定している
ので、さらに一層ラッチアップの耐性を向上することが
できる。

［発明の実施例」以下、図面を用いてこの発明の詳細な説明する。

第１図は、この発明の第１の実施例に係るＣＭＯＳ半導
体装置の構造を示すパターン平面図である。同図におい
て、１はＰ型シリコン基板（以下「基板」と呼ぶ。）で
あり、この基板１上にＮチャンネルＭＯ８型トランジス
タ（ｇ、下ｆＮＭＯｓトランジスタ」と呼ぶ。）５が形
成され、基板１に形成されたｎウェルの中にＰチャンネ
ルＭＯ８型トランジスタ（以下「ＰＭＯＳトランジスタ
」と呼ぶ。）３が形成され、この両トランジスタにより
ＣＭＯＳインバータ回路が構成されている。

基板１には、Ｎ型のウェル（以下「ｎウェル」と呼ぶ、
）７が形成され、さらにこのｎウェル７の中に所定間隔
だけ離れて一対のＰ型の領域９゜１１が形成されて、Ｐ
ＭＯＳトランジスタ３のソース及びドレインを構成して
おり（以下９を「ＰＭＯＳソース領域」、１１をｒＰＭ
ＯＳドレイン領域」と呼ぶ。）、ＰＭＯＳソース領域９
は、アルミ配ｌ！１３によりＶＤＤ端子４７に接続され
、ＰＭＯＳドレイン領域１１は、アルミ配線１３により
出力端子５１に接続されている。そしてＰＭＯＳソース
領域９とＰＭＯＳドレイン領域１１との間の基板１の表
面上にポリシリコンによりＮＭＯＳトランジスタ５と共
通のＰＭＯＳトランジスタ３のゲート電極１５が形成さ
れ、このゲート電極１５はアルミ配線１３により入力端
子５３に接続され、ＰＭＯＳトランジスタ３が構成され
ている。なお、ウェルコンタクト１７がｎウェル７の中
に設けられアルミ配線１３によりＶＤＤ端子４７に接続
されており、ｎウェル７がＶＤＤレベルに固定されてい
る。

また基板１には、所定間隔だけ離れて一対のＮ型の領域
１９．２１が形成されて、ＮＭＯ８）−ランジスタ５の
ドレイン及びソースを構成しており（以下１９をｒＮＭ
ＯＳドレイン領域」、２１をｒＮＭＯ８’／−ス領域」
と呼ぶ。）、ＮＭｏ５ドレイン領域１９は、アルミ配線
１３により出力端子５１に接続され、ＮＭＯＳソース領
域２１は、アルミ配線１３によりＶ　ｓｓｍ子４９に接
続されている。そして、ＮＭＯＳドレイン領域１９とＮ
ＭＯＳソース領域２１との間の基板１の表面上にポリシ
リコンによりＮＭＯＳトランジスタ５のゲート電極１５
が形成されており、このゲート電極１５はアルミ配線１
３により入力端子５３に接続され、ＮＭｏ５トランジス
タ５が構成されている。

なお、基板コンタクト２３が基板１に設けられアルミ配
線１３によりＶｓｓ端子４９に接続されておリ、基板１
がＶｓｓレベルに固定されている。

そして、ＰＭＯＳトランジスタ３が形成されているｆｉ
域とＮＭＯ８トランジスタ５が形成されている領域との
境界の基板１側に、この基板１と逆の導電型即ちＮ型の
拡散層によりガードリンク２５が形成されており、この
ガードリング２５は、ポリシリコン配線２７により基板
コンタクト５５と接続され、基板１を介してＶｓｓ端子
４９に接続されている。なお、上述のように、ガードリ
ンク２５はポリシリコンを用いて基板コンタクト５５に
接続されているが、多層配線工程により例えばアルミ等
の配線材料を用いてもよい。

第２図は、第１図の概略の断面図であり、０ＭＯ８構造
において存在する寄生トランジスタ及び寄生抵抗により
構成される寄生サイリスタの近似的な等価回路が図示し
である。また第３図は、第２図に図示されている奇生サ
イリスタの近似的な等価回路だけを抜き出し示した回路
図である。第２図において、２９は縦型奇生ｐｎｐバイ
ポーラトランジスタ（以下ｒｐｎｐトランジスタ」と呼
ぶ。）で、このｐｎｐ　トランジスタ２９は、Ｐ型のＰ
ＭＯＳソース領域９をエミッタとし、基板１に形成され
たｎウェル７をベースとし、Ｐ型の基板１をコレクタと
して形成されている。３１は横型寄生ｎｐｎバイポーラ
トランジスタ（以下「ｎｐｎトランジスタ」と呼ぶ。）
で、このｎｐｎ　トランジスタ３１は、Ｎ型のＮＭＯＳ
ソース領域２１をエミッタとし、Ｐ型の基板１をベース
とし、基板１に゛形成されたｎウェル７をコレクタとし
て形成されている。

また、４５はガードリングを基板１に設けることにより
形成される縦型寄生ｎｐｎバイポーラトランジスタ（以
下「ｎｐｎトランジスタ」と呼ぶ。）で、このｎｐｎ　
トランジスタ４５は、Ｎ型の拡散層により形成されるガ
ードリング２５をエミッタとし、Ｐ型の基板１をベース
とし、基板１に形成されたｎウェル７をコレクタとして
形成されている。

そして、ｐｎｐトランジスタ２．９のエミッタはＶｏｏ
ｌ子４７に接続され、ベースはｎｐｎ　トランジスタ４
５のコレクタに接続されているとともに、奇生ウェル抵
抗３３を介してＶｏｏ＠子４７に接続され、ｎｐｎ　ト
ランジスタ３１のコレクタ寄生抵抗３９を介してｎρｎ
トランジスタ３１のコレクタに接続されている。またｐ
ｎｐ　トランジスタ２９のコレクタは、ｐｎｐ　トラン
ジスタ２９のコレクタ寄生抵抗４１を介してｎｐｎ　ト
ランジスタ４５のベースに接続され、このｎｐｎ　トラ
ンジスタ４５のベースは、ｎｐｎ　トランジスタ３１の
ベース直列抵抗４３を介してｎｐｎ　トランジスタ３１
のベースに接続され、このｎｐｎ　トランジスタ３１の
ベースは、寄生基板抵抗３５を介してＶｓｓ端子４９に
接続されている。また、ｎｐｎ　トランジスタ３１のエ
ミッタはＶｓｓ端子４９に直接接続され、ｎｐｎ　トラ
ンジスタ４５のエミッタは、このｎｐｎ　トランジスタ
４５のエミッタ直列抵抗３７、具体的には、ガードリン
ク２５がポリシリコン配線２７により接続されている基
板コンタクト５５と、アルミ配線１３によりＶｓｓ端子
４９に接続されている基板コンタクト２３との間のひろ
がり抵抗であり、この抵抗を介してＶＳＳ端子４９に接
続されている。

次にこの実施例の作用を第３図を用いて説明する。

ここで、奇生ウェル抵抗３３の抵抗値をＲＮ。

トランジスタのフォーワード電圧をＶＦとして外部から
のノイズ等により端子ＡからＶＦ　／ＲＮをこえる電流
が流れ出すと、ｐｎｐ　トランジスタ２９のベース・エ
ミッタ間電圧はＶＦＦ１ａなりｐｎｐトランジスタ２９
がＯＮ状態となり、コレクタ電流がｐｎｐ　トランジス
タ２９のコレクタ寄生抵抗４１、ｎｐｎトランジスタ４
５のベース直列抵抗４３及び寄生基板抵抗３５を介して
Ｖｓｓ端子４９に流れ込む。そして、ガードリンク２５
がＮＭＯＳソース領域２１よりもｎウェル７の領域の近
傍に設けられているために、ｎｐｎ　トランジスタ４５
のベース直列抵抗４３と寄生基板抵抗３５とが、ｎｐｎ
トランジスタ４５の実効的なベース直列抵抗となり、ｎ
ｐｎ　トランジスタ４５のベース・エミッタ間電圧は、
ｎｐｎ　トランジスタ３１のベース・エミッタ間電圧よ
りも早＜ＶＦに達し、ｎｐｎ　トランジスタ４５はＯＮ
状態となる。しかし、ｎｐｎ　トランジスタ４５がＯＮ
状態になっても、エミッタ直列抵抗３７の両端の電圧降
下により、十分にｎｏｎ　ｔ−ランジスタ４５のベース
・エミッタ間電圧が得られないために、このｎｐｎ　ト
ランジスタ４５は、ラッチアップを引き起こすために必
要なコレクタ電流を供給することができず、結果として
ラッチアップが生じにくいことになる。

第４図は、この発明の第２の実施例に係るＣＭＯＳ半導
体装置の構造を示すパターン平面図である。その特徴と
しては、前記第１図に示したＣＭＯＳ半導体装置に対し
て、基板コンタクト５５の周囲に、フィールド反転防止
用のイオンを注入しない領域５７を設けたことにある。

このような構成とすることにより、ガードリング２５が
ポリシリコン配線２７により接続される基板コンタクト
５５と、アルミ配線１３によりＶｓｓ端子４９に接続さ
れる基板コンタクト２３との間の基板の表面の不純物濃
度を周囲よりも下げることが可能であり、エミッタ直列
抵抗３７を大きくすることができる。その結果、ラッチ
アップの耐性をさらに向上することができる。なお、第
４図において、前記第１図と同符号のものは同一物を示
し、その説明は省略した。

第５図は、この発明の第３の実施例に係るＣＭＯＳ半導
体装置の構造を示すパターン平面図である。その特徴と
しては、前記第１図に示したＣＭＯＳ半導体装置に対し
て、ＰＭＯＳトランジスタ３が形成されている領域とＮ
ＭＯＳトランジスタ５が形成されている領域との境界の
ｎウェル７内に、このｎウェル７と逆の導電型即ちＰ型
の拡散層によりガードリンク６１を形成し、このガード
リング６１を、ポリシリコン配線６３によりウェルコン
タクト６５と接続して、ｎウェル７を介してＶＯＯ端子
４７に接続したことにある。

第６図は、第５図の概略の断面図であり、０ＭＯ８構造
において存在する寄生トランジスタ及び寄生抵抗により
構成される寄生サイリスタの近似的な等価回路が図示し
である。また、第７図は、第６図に図示した寄生サイリ
スタの近似的な等価回路だけを抜き出し示した回路図で
ある。

第６図において、第２図に図示した寄生トランジスタに
加えて、ｎウェル７の中にＰ型の拡散層によりガードリ
ンク６１が形成されたことにより、このガードリング６
１をエミッタとし、ｎウェル７をベースとし、Ｐ型の基
板１をコレクタとするｐｎｐ　トランジスタ６９が形成
されている。そして、ｏｎｏ　トランジスタ２９のエミ
ッタはＶＤＤ端子４７に接続され、ｐｎｐ　トランジス
タ２９のベースは奇生ウェル抵抗３３を介してＶＤＤ端
子４７に接続され、ざらにｐｎｐ　トランジスタ７１の
ベース直列抵抗７３を介してｐｎｐ　トランジスタのベ
ースに接続されている。このｐｎｐ　トランジスタ７１
のベースは、ｎｐｎ　トランジスタ３１のコレクタ奇生
抵抗３９を介してｎｐｎ　トランジスタ４５のコレクタ
及びｎｐｎ　トランジスタ３１のコレクタに接続されて
いる。また、ｐｎｐ　トランジスタ２９のコレクタはｐ
ｎｐ　トランジスタ７１のコレクタに接続されていると
ともに、ｐｎｐ　トランジスタ２９のコレクタ寄生抵抗
４１を介してｎｐｎ　トランジスタ４５のベースに接続
されている。この０ｐ０トランジスタ４５のベースは、
ｎｐｎ　トランジスタ４５のベース直列抵抗４３を介し
てｎｐｎ　ｉ−ランジスタ３１のベースに接続され、こ
のｎｐｎ　トランジスタ３１のベースは、寄生基板抵抗
３５を介してＶＳＳ端子４９に接続され、ｎｐｎトラン
ジスタ３１のエミッタはＶＳＳ端子４９に直接接続され
ている。また、ｐｎｐ　トランジスタ７１のエミッタは
、このｐｎｐ　トランジスタ７１のエミッタ直列抵抗６
７を介してＶＤＤ端子４７に接続され、ｎｐｎ　トラン
ジスタ４５のエミッタは、このｎｐｎ　トランジスタ４
５のエミッタ直列抵抗３７を介してＶｓｓ端子４９に接
続されている。

このような回路構成において、外部からのノイズ等によ
り端子Ａから電流が流れ出すと、ｎｐｎ　トランジスタ
４５のコレクタ電流は、ｐｎｐ　トランジスタ７１のベ
ース電流となり、ラッチアップを引き起こすのに必要な
電流を供給するほどエミッタ直列抵抗の小さいｐｎｐ　
トランジスタ２９を駆動させることはできない。その結
果、ラッチアップの防止効果をより一層向上することが
できる。

なお、第８図に示すように、基板８１上にＮＭＯＳトラ
ンジスタ８７を形成し、基板８１に形成されたｎウェル
８３の中にＰＭＯ８トランジスタ８５を形成して、ＰＭ
ＯＳトランジスタ８５が形成されている領域とＮＭＯＳ
トランジスタ８７が形成されている領域との境界のｎウ
ェル８３内にウェルコンタクト８９を形成し、さらにこ
のウェルコンタクト８９ととなり合ってｎウェル８３と
逆の導電型即ちＰ型の拡散層によりガードリング９１を
形成して、このガードリング９１とウェルコンタクト８
９とを電気的に接続する。また、前記境界の基板８１側
に基板コンタクト９３を形成し、この基板コンタクト９
３ととなり合って基板８１と逆の導電型即ちＮ型の拡散
層によりガードリング９５を形成して、このガードリン
グ９５と基板コンタクト９３とを電気的に接続する。こ
のような構成においても、第３の実施例で述べたと、　
　同じような効果を得ることができる。

なお、以上３つの実施例で述べたガードリングを、１つ
のＭＯＳトランジスタの周囲に複数個形成することによ
り、さらにラッチアップの耐性を強くすることができる
。また、以上３つの実施例で述べたガードリングを一般
的に用いられている基板またはウェルと同じ導電型のガ
ードリングと併用することにより、より一層ラッチアッ
プの耐性を強くできることはいうまでもない。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係るＣＭＯＳ半導体
装置のパターン平面図、第２図は第１図の概略を示す断
面図、第３図は第２図において図示した寄生サイリスタ
の等価回路図、第４図はこの発明の第２の実施例に係る
ＣＭＯＳ半導体装置のパターン平面図、第５図はこの発
明の第３の実施例に係るＣＭＯＳ半導体装置のパターン
平面図、第６図は第５図の概略を示す断面図、第７図は
第６図において図示した寄生サイリスタの等価回路図、
第８図はガードリングと基板コンタクト及びガードリン
グとウェルコンタクトをとなり合って形成した場合の一
例を示すＣＭＯＳ半導体装置のパターン平面図、第９図
は、ガードリングを形成したＣＭＯＳ半導体装置の一従
来例を示すパターン平面図、第１０図は第９図の概略を
示す断面図、第１１図は第１０図において図示した寄生
サイリスタの等価回路図である。く図の主要な部分を表わす符号の説明）１・・・Ｐ型シ
リコン基板３・・・ＰチャンネルＭＯ８型トランジスタ５・・・Ｎ
チャンネルＭＯ８型トランジスタ７・・・ｎウェル２５・・・ガードリング第５図第６図第７図第８図触第９図第１ＯｒＩＡ

Claims

【特許請求の範囲】

（１）第１の導電型の半導体基板には第２の導電型のＭ
ＯＳトランジスタを形成し、前記半導体基板の一部に形
成された第２の導電型の第１領域には第１の導電型のＭ
ＯＳトランジスタを形成することで、前記半導体基板に
ＣＭＯＳ回路を構成してなる半導体装置において、前記
半導体基板と第１領域との境界近傍における半導体基板
側あるいは第１領域側の少なくともいずれか一方に逆の
導電型で形成され、抵抗体を介して所定のバイアスが印
加されるガードリングを有することを特徴とするＣＭＯ
Ｓ半導体装置。
（２）特許請求の範囲第１項に記載のＣＭＯＳ半導体装
置において、前記ガードリングは、前記半導体基板側に
形成されたものが所定のバイアスに接続される半導体基
板に形成されたコンタクトに対し所定距離だけ離れた半
導体基板面に、半導体基板上に形成された抵抗体を介し
て接続され、前記第１領域側に形成されたものが所定の
バイアスに接続される第１領域に形成されたコンタクト
に対し所定距離だけ離れた第１領域面に、第１領域上に
形成された抵抗体を介して接続されていることを特徴と
するＣＭＯＳ半導体装置。
（３）特許請求の範囲第２項に記載のＣＭＯＳ半導体装
置において、抵抗体を介してガードリングが接続される
半導体基板面とコンタクトとの間の不純物濃度および抵
抗体を介してガードリングが接続される第１領域とコン
タクトとの間の不純物濃度がともに低く設定されている
ことを特徴とするＣＭＯＳ半導体装置。