JPS607170A - 相補形半導体装置 - Google Patents
相補形半導体装置Info
- Publication number
- JPS607170A JPS607170A JP58114557A JP11455783A JPS607170A JP S607170 A JPS607170 A JP S607170A JP 58114557 A JP58114557 A JP 58114557A JP 11455783 A JP11455783 A JP 11455783A JP S607170 A JPS607170 A JP S607170A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- channel
- channel region
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は１例えはＰチャンネルＭＯ８形）ランジスタ
とＮチャンネルＭＯ８形トランジスタとを組み合わせて
形成したコンプリメンタリＭＯ８形ＦＥＴト：ｆｆンジ
スタ等の相補形半導体装置に関する。
とＮチャンネルＭＯ８形トランジスタとを組み合わせて
形成したコンプリメンタリＭＯ８形ＦＥＴト：ｆｆンジ
スタ等の相補形半導体装置に関する。
例えば、電子式卓上計算機や時計吟の低消費電力機器に
は、第１図に示すようなＣ（コンプリメンタリ）ＭＯ８
形トランジスタが使用される。このＣＭＯＳ ）ランジ
スタは、破線ａおよびｂで示すように、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタとを組み合わせ
て形成したもので、すなわち、一方のＮチャンネルトラ
ンジスタは例えはＮ型の半導体基板ＩＩにＰ型の拡散層
１２Ｂを形成し、このＰ型拡散層１２８に対してさらに
２つのＮ型拡散層１３Ｂ。
は、第１図に示すようなＣ（コンプリメンタリ）ＭＯ８
形トランジスタが使用される。このＣＭＯＳ ）ランジ
スタは、破線ａおよびｂで示すように、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタとを組み合わせ
て形成したもので、すなわち、一方のＮチャンネルトラ
ンジスタは例えはＮ型の半導体基板ＩＩにＰ型の拡散層
１２Ｂを形成し、このＰ型拡散層１２８に対してさらに
２つのＮ型拡散層１３Ｂ。
Ｉ３ｂを形成する。そして、この２つのＮ型拡散層７３
８．１３ｂの表面には、それぞれアルミニウム等の金属
によりＮチャンネルのソース電！ ８Ｎおよびドレイン
電極ＤＮを形成するもので、この２つの電＆ＳＮ 、
］）Ｎ間にゲート酸化膜１４ａを形成してＮチャンネル
のゲート電極ＧＮを導出している。また、もう一方のＰ
チャンネルトランジスタは、上記と同一のＮ型半導体基
中 仮１ノに、さらに２つのＰ型拡散層ｉｓａ。
８．１３ｂの表面には、それぞれアルミニウム等の金属
によりＮチャンネルのソース電！ ８Ｎおよびドレイン
電極ＤＮを形成するもので、この２つの電＆ＳＮ 、
］）Ｎ間にゲート酸化膜１４ａを形成してＮチャンネル
のゲート電極ＧＮを導出している。また、もう一方のＰ
チャンネルトランジスタは、上記と同一のＮ型半導体基
中 仮１ノに、さらに２つのＰ型拡散層ｉｓａ。
１５ｂを形成したもので、この２つの拡散層１５ａ 、
１５ｂの表面には、それぞれＰチャンネルのソース電極
ＳｐおよびドレインｔｉＤｐを形成する。ぞして、この
２つの電極Ｓｐ、１）ｐ間にはゲート酸化膜１４ｂを形
成しＰチャンネルのゲート電極Ｇｐを導出し゛〔（・る
。
１５ｂの表面には、それぞれＰチャンネルのソース電極
ＳｐおよびドレインｔｉＤｐを形成する。ぞして、この
２つの電極Ｓｐ、１）ｐ間にはゲート酸化膜１４ｂを形
成しＰチャンネルのゲート電極Ｇｐを導出し゛〔（・る
。
つまり、このＣＭＯＳ ）ランジスタは、同一の牛導体
基’ｌ／１．１１に対して、Ｐチャンネルトランジスタ
とへチャンネルトランジスタとをそれぞれ別々に平面状
にして形成したもので、このそれぞれのチャンネルのゲ
ート電極［有］およびＧＮを共通のゲート電極として接
続し使用するものである。
基’ｌ／１．１１に対して、Ｐチャンネルトランジスタ
とへチャンネルトランジスタとをそれぞれ別々に平面状
にして形成したもので、このそれぞれのチャンネルのゲ
ート電極［有］およびＧＮを共通のゲート電極として接
続し使用するものである。
〔背景技術の問題点〕
しかし、このように構成されたＣ Ｍ、Ｏ８）ランジス
タでは、ＰチャンネルトランジスタおよびＮチャンネル
トランジスタが、半導体基板１１面に対して、それぞれ
別々に平面状に形成されるため１例えばこのＣＭＯＳ
）ランジスタを大規模果槓回＠ （ＬＳＩ ）等の集積
論理回路の一部として使用する場合に、半導体基板１１
面の広範囲な面積を占有する；犬態となり、高集積度を
得るのが困難になってしまう。
タでは、ＰチャンネルトランジスタおよびＮチャンネル
トランジスタが、半導体基板１１面に対して、それぞれ
別々に平面状に形成されるため１例えばこのＣＭＯＳ
）ランジスタを大規模果槓回＠ （ＬＳＩ ）等の集積
論理回路の一部として使用する場合に、半導体基板１１
面の広範囲な面積を占有する；犬態となり、高集積度を
得るのが困難になってしまう。
この発明は上記のような問題点に鑑みなされたもので、
例えばＬＳＩ等の集積論理回路の一部どして組み入れる
ような場合でも、半導体基板上の広範囲な面積を占有す
ることなく、高集積度化した集積論理回路が得られるよ
うになる相補形半導体装置を提供することを目的とする
。
例えばＬＳＩ等の集積論理回路の一部どして組み入れる
ような場合でも、半導体基板上の広範囲な面積を占有す
ることなく、高集積度化した集積論理回路が得られるよ
うになる相補形半導体装置を提供することを目的とする
。
すなわちこの発明に保る相補形半導体装置は、半導体基
板面の第１のチャンネルの領域内に第２のチャンネル領
域を形成し、この第２のチャンネル領域と上記第１のチ
ャンネル領域とに連通ずるＮ型の開口部からそれぞれの
チャンネルのゲート電極を共通して導出するよう例した
ものである。
板面の第１のチャンネルの領域内に第２のチャンネル領
域を形成し、この第２のチャンネル領域と上記第１のチ
ャンネル領域とに連通ずるＮ型の開口部からそれぞれの
チャンネルのゲート電極を共通して導出するよう例した
ものである。
以下図面によりこの発明の一実施例を説明する。
第２図はその構成を示すもので、この相補形半導体装置
は例えばＰ型の半導体基板２ｏかも形成する。まず、こ
のＰ型基板２ｏの面上には、Ｎ型成長層２１を形成し、
このＮ型成長層２１には一定領域２１ａを囲むようにし
てＰ量分離層２２を形成する。このＰ量分離層２２は、
一定領域２１ａ外のＮ型成長層２１に対する絶縁分離層
となるもので、この分離層２２により囲まれたＮ型領域
２１ａの中央表面部にＰ型拡散層２３を形成する。ここ
で、例えばＮ型成長層２１のＮ型一定領域２１ａを第１
のチャンネル領域とし、また、Ｐ型拡散層２３を第２の
チャンネル領域とする。
は例えばＰ型の半導体基板２ｏかも形成する。まず、こ
のＰ型基板２ｏの面上には、Ｎ型成長層２１を形成し、
このＮ型成長層２１には一定領域２１ａを囲むようにし
てＰ量分離層２２を形成する。このＰ量分離層２２は、
一定領域２１ａ外のＮ型成長層２１に対する絶縁分離層
となるもので、この分離層２２により囲まれたＮ型領域
２１ａの中央表面部にＰ型拡散層２３を形成する。ここ
で、例えばＮ型成長層２１のＮ型一定領域２１ａを第１
のチャンネル領域とし、また、Ｐ型拡散層２３を第２の
チャンネル領域とする。
次に、この第１のＮ型チャンネル領域２１ａおよび第２
のＰ型チャンネル領域２３には、それぞれ例えば円周状
にして縦長のＰ型拡散層２．４およびＮｆｉ拡散層２６
を形成する。このＰ“型拡散層２４の形成されたＮ型チ
ャンネル領域２１ａには、そのＰ型拡散層２４の円周状
下端部乞結ぶようにしてＰ型イオン注入層２６を形成し
、また、上記Ｎ型拡散層２５の形成されたＰ型チャンネ
ル領域２３には、Ｎ型拡散層２５の円周状下端部を結ぶ
ようにしてＮ型イオン注入層２２を形成する。ここで、
上記Ｐ型イオン注入層２６およびＮ膓１イオン注入層２
７を、それぞれ第１および第２のイオン注入層とする〇
すた、上記Ｎ型チャンネル領域２１Ｂの表面には１さら
にＰ型拡散ルメ２４の両側帯に対してＮ型拡散層２８Ｅ
Ｉ、２Ｂｂを形成する。
のＰ型チャンネル領域２３には、それぞれ例えば円周状
にして縦長のＰ型拡散層２．４およびＮｆｉ拡散層２６
を形成する。このＰ“型拡散層２４の形成されたＮ型チ
ャンネル領域２１ａには、そのＰ型拡散層２４の円周状
下端部乞結ぶようにしてＰ型イオン注入層２６を形成し
、また、上記Ｎ型拡散層２５の形成されたＰ型チャンネ
ル領域２３には、Ｎ型拡散層２５の円周状下端部を結ぶ
ようにしてＮ型イオン注入層２２を形成する。ここで、
上記Ｐ型イオン注入層２６およびＮ膓１イオン注入層２
７を、それぞれ第１および第２のイオン注入層とする〇
すた、上記Ｎ型チャンネル領域２１Ｂの表面には１さら
にＰ型拡散ルメ２４の両側帯に対してＮ型拡散層２８Ｅ
Ｉ、２Ｂｂを形成する。
そして、上記Ｎ型チャンネル領域２１ ’ａとＰ型チャ
ンネル領域２３とに連通する縦型の開口部２９を１例え
ば電子ビームエツチング法により形成する。この場合、
開口部２９の側面となるＮ型チャンネル領域２１ａ面と
Ｐ型チャンネル領域２３面とには、それぞれ上記Ｐ型の
第１のイオン注入層２６とＮ型の第２のイオン注入層２
７が露出形成されるもので、この開口部２９の内側全体
にケート酸化膜３０を形成すると共に半導体基板２００
面上全体に低温酸化膜３１を形成する。そして、最後に
、この低温酸化膜３１にコンタクトホールを形成し、ア
ルミニウム等の金属配線層３２を形成して構成する。
ンネル領域２３とに連通する縦型の開口部２９を１例え
ば電子ビームエツチング法により形成する。この場合、
開口部２９の側面となるＮ型チャンネル領域２１ａ面と
Ｐ型チャンネル領域２３面とには、それぞれ上記Ｐ型の
第１のイオン注入層２６とＮ型の第２のイオン注入層２
７が露出形成されるもので、この開口部２９の内側全体
にケート酸化膜３０を形成すると共に半導体基板２００
面上全体に低温酸化膜３１を形成する。そして、最後に
、この低温酸化膜３１にコンタクトホールを形成し、ア
ルミニウム等の金属配線層３２を形成して構成する。
この場合、Ｎ凰チャンネル領域２７ａに形成した２つの
Ｎ拡散層２９ａ 、２８ｂに対応する金属配線層３２を
、それぞれＮチャンネルのソース電極ＳＮおよびドレイ
ン電極ＤＮとし、Ｐ型拡散層２４に対応する配線層３２
をＮチャンネルのバックゲート電極ＧＮｂとする。また
、Ｐ型チャンネル領域２３に対応して形成した配線層３
２をそれぞれＰチャンネルのソース電極Ｓｐおよびドレ
イン電極Ｄｐとし、この領域２３内のＮｆｆ１拡散層２
５に対応して形成した配線層３２をＰチャンネルのバッ
クゲート電極Ｇｐｂとする。
Ｎ拡散層２９ａ 、２８ｂに対応する金属配線層３２を
、それぞれＮチャンネルのソース電極ＳＮおよびドレイ
ン電極ＤＮとし、Ｐ型拡散層２４に対応する配線層３２
をＮチャンネルのバックゲート電極ＧＮｂとする。また
、Ｐ型チャンネル領域２３に対応して形成した配線層３
２をそれぞれＰチャンネルのソース電極Ｓｐおよびドレ
イン電極Ｄｐとし、この領域２３内のＮｆｆ１拡散層２
５に対応して形成した配線層３２をＰチャンネルのバッ
クゲート電極Ｇｐｂとする。
すなわち、上記それぞれのバックゲート電極軸およびＧ
ｐｂに対応するＰ拡散層２４およびＮ拡散層２５は、Ｎ
およびＰそれぞれのチャンネルのゲート層領域となるも
ので、このそれぞれのゲート層領域２４および２５は、
それぞれその下端部に接続形成されるＰおよびＮｕの第
１および第２のイオン注入層２６．２７により共通して
開口部２９に導出されるようになる。
ｐｂに対応するＰ拡散層２４およびＮ拡散層２５は、Ｎ
およびＰそれぞれのチャンネルのゲート層領域となるも
ので、このそれぞれのゲート層領域２４および２５は、
それぞれその下端部に接続形成されるＰおよびＮｕの第
１および第２のイオン注入層２６．２７により共通して
開口部２９に導出されるようになる。
つまり、この開口部２９のグー）［化膜３０上に形成し
た配線層３２が、ＮチャンネルおよびＰチャンネル共通
のゲート電極ＧＮｐとなるものである。
た配線層３２が、ＮチャンネルおよびＰチャンネル共通
のゲート電極ＧＮｐとなるものである。
すなわち、このように構成される半導体装置においては
、Ｎチャンネル領域２１ａ内に、さらにＰチャンネル領
域２３を形成し、それぞれのチャンネルに共通するグー
）［極ＧＮｐを、その中央部に形成した縦型の開口部２
９から取り出すようにしたので、半導体基板２０を占有
する面積が大幅に縮小されるようになる。これにより、
例えばこの半導体装置をＬＳＩ等の集積論理回路の一部
として糺み込むような場合でも。
、Ｎチャンネル領域２１ａ内に、さらにＰチャンネル領
域２３を形成し、それぞれのチャンネルに共通するグー
）［極ＧＮｐを、その中央部に形成した縦型の開口部２
９から取り出すようにしたので、半導体基板２０を占有
する面積が大幅に縮小されるようになる。これにより、
例えばこの半導体装置をＬＳＩ等の集積論理回路の一部
として糺み込むような場合でも。
回路網の形成される半導体基板２０面を広範囲に占有し
てしまうようなことはない。したがって、この半導体装
置によれば、ＬＳＩ等の集積論理回路の集積度をさらに
高集積度化することができる。
てしまうようなことはない。したがって、この半導体装
置によれば、ＬＳＩ等の集積論理回路の集積度をさらに
高集積度化することができる。
以上のようにこの発明によれば、Ｎチャンネル領域とＰ
チャンネル領域とを、従来のように半導体基板面の別々
の位置に形成することなく、一方のチャンネルの領域内
に集中して形成することができるので、例えば高集積度
が要求される集積論理回路内に組み入れるような場合で
も、回路基板上の広範囲な面積を占有することなく、充
分に高集積度化した集積回路を得ることができる。
チャンネル領域とを、従来のように半導体基板面の別々
の位置に形成することなく、一方のチャンネルの領域内
に集中して形成することができるので、例えば高集積度
が要求される集積論理回路内に組み入れるような場合で
も、回路基板上の広範囲な面積を占有することなく、充
分に高集積度化した集積回路を得ることができる。
第１図は従来のＣＭＯ８形トランジスタを示す断面構成
図、第２図はこの発明の一実施例に係る相補形半導体装
置を示す断面構成図である。 ２０・・・半導体基板ｂ ２１ｍ・・・Ｎチャンネル領
域、２３・・・Ｐチャンネル領域、２４・・・Ｎチャン
ネルゲート層、２５・・・Ｐチャンネルゲート層、２６
・・・Ｎチャンネルイオン注入層、２７・・・Ｐチャン
ネルイオン注入層、２９・・・縦型開口部、３０・・・
ゲート酸化膜・
図、第２図はこの発明の一実施例に係る相補形半導体装
置を示す断面構成図である。 ２０・・・半導体基板ｂ ２１ｍ・・・Ｎチャンネル領
域、２３・・・Ｐチャンネル領域、２４・・・Ｎチャン
ネルゲート層、２５・・・Ｐチャンネルゲート層、２６
・・・Ｎチャンネルイオン注入層、２７・・・Ｐチャン
ネルイオン注入層、２９・・・縦型開口部、３０・・・
ゲート酸化膜・
Claims (1)
- 【特許請求の範囲】 半導体基板の主面に対して形成される第１のチャンネル
領域と、この第１のチャンネル領域の表面部に形成され
る第２のチャンネル領域と。 この第２のチャンネル領域と上記第１のチャンネル領域
とに連通ずる縦型の開口部と、この開口部側面の上記第
１および第２のチャンネル領域面にそれぞれ露出して形
成されそれぞれのチャンネル領域内のケート層領域に接
続される第１および第２のイオン注入層と、この第１お
よび第２のイオン注入層の露出した開口部の内側全体に
形成されるゲート酸化膜とを具備したことを特徴とする
相補形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114557A JPS607170A (ja) | 1983-06-25 | 1983-06-25 | 相補形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114557A JPS607170A (ja) | 1983-06-25 | 1983-06-25 | 相補形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607170A true JPS607170A (ja) | 1985-01-14 |
Family
ID=14640782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114557A Pending JPS607170A (ja) | 1983-06-25 | 1983-06-25 | 相補形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035608A (ja) * | 2005-07-22 | 2007-02-08 | Yachio Hori | 絶縁用ゴムキャップ |
-
1983
- 1983-06-25 JP JP58114557A patent/JPS607170A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035608A (ja) * | 2005-07-22 | 2007-02-08 | Yachio Hori | 絶縁用ゴムキャップ |
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