JPH07112012B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07112012B2 JPH07112012B2 JP63253755A JP25375588A JPH07112012B2 JP H07112012 B2 JPH07112012 B2 JP H07112012B2 JP 63253755 A JP63253755 A JP 63253755A JP 25375588 A JP25375588 A JP 25375588A JP H07112012 B2 JPH07112012 B2 JP H07112012B2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、SOI（Silicon On Insulator）技術を応用し
たMOS型半導体装置の製造方法に関する。
たMOS型半導体装置の製造方法に関する。
（従来の技術） 従来、SOI技術を用いたMOS型半導体装置は、主に、単
にSOI膜中にMOS素子を作成する、SOI膜中のMOS素子と
基板上の他の素子とを配線を介して結合させ、信号の授
受をさせるものが多い。また、半導体装置を作成する製
造方法においても、シードの利用方法に終始するもの
が大多数であった。従って、SOI膜にMOS素子を作成する
に際し、SOI構造の利点を積極的に利用したものや、構
造上の利点を機能的に生かしたものは殆どなかった。即
ち、SOI素子は単にSOI素子として、基板上のMOS素子は
単にMOS素子としての従来の機能をそのまま用いるのみ
であった。
にSOI膜中にMOS素子を作成する、SOI膜中のMOS素子と
基板上の他の素子とを配線を介して結合させ、信号の授
受をさせるものが多い。また、半導体装置を作成する製
造方法においても、シードの利用方法に終始するもの
が大多数であった。従って、SOI膜にMOS素子を作成する
に際し、SOI構造の利点を積極的に利用したものや、構
造上の利点を機能的に生かしたものは殆どなかった。即
ち、SOI素子は単にSOI素子として、基板上のMOS素子は
単にMOS素子としての従来の機能をそのまま用いるのみ
であった。
このような方法では、SOI積層構造の利点を有効に利用
したとは言えず、改良すべき問題が残っている。例えば
の方法では、基板上のMOS素子とSOI膜中のMOS素子と
を接続するのに配線が必要となり、この配線の長さは各
素子を平面的に形成した場合よりは短くなるものの、十
分に短いとは言えない。また、MOS素子を回り込んで配
線を行う必要があり、このための配線領域が素子の高速
化，高集積化を妨げる要因となる。
したとは言えず、改良すべき問題が残っている。例えば
の方法では、基板上のMOS素子とSOI膜中のMOS素子と
を接続するのに配線が必要となり、この配線の長さは各
素子を平面的に形成した場合よりは短くなるものの、十
分に短いとは言えない。また、MOS素子を回り込んで配
線を行う必要があり、このための配線領域が素子の高速
化，高集積化を妨げる要因となる。
（発明が解決しようとする課題） このように従来、SOI技術を利用してMOS型半導体装置を
作成する方法はあるがSOI構造の本来の利点を十分に発
揮させることはできなかった。
作成する方法はあるがSOI構造の本来の利点を十分に発
揮させることはできなかった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、SOI積層構造の本当の利点を十分に
発揮させ、これを回路機能に応用しようとするもので、
従来装置に比べ格段の高速性及び高集積化をはかり得る
半導体装置の製造方法を提供することにある。
的とするところは、SOI積層構造の本当の利点を十分に
発揮させ、これを回路機能に応用しようとするもので、
従来装置に比べ格段の高速性及び高集積化をはかり得る
半導体装置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、絶縁膜を介して上部再結晶化半導体層
と下部半導体基板の各々にMOSトランジスタを形成し、
且つ各々のトランジスタのソース・ドレイン及びゲート
を一部共用することにある。
と下部半導体基板の各々にMOSトランジスタを形成し、
且つ各々のトランジスタのソース・ドレイン及びゲート
を一部共用することにある。
即ち本発明は、半導体基板上に絶縁膜を介して単結晶半
導体層を設け、これら基板及び半導体層に２つのMOSト
ランジスタを形成したMOS型半導体装置において、第１
のMOSトランジスタのソース・ドレインを前記基板表面
に形成し、且つ該ソース・ドレインの一方で第２のMOS
トランジスタのゲートを兼ね、第２のMOSトランジスタ
のソース・ドレインを前記半導体層に形成し、且つ該ソ
ース・ドレインの一方で第１のMOSトランジスタのゲー
トを兼ねるようにしたものである。
導体層を設け、これら基板及び半導体層に２つのMOSト
ランジスタを形成したMOS型半導体装置において、第１
のMOSトランジスタのソース・ドレインを前記基板表面
に形成し、且つ該ソース・ドレインの一方で第２のMOS
トランジスタのゲートを兼ね、第２のMOSトランジスタ
のソース・ドレインを前記半導体層に形成し、且つ該ソ
ース・ドレインの一方で第１のMOSトランジスタのゲー
トを兼ねるようにしたものである。
また本発明は、上記構成の半導体装置の製造方法におい
て、第１又は第２導電型の半導体基板上に絶縁膜を介し
て第２導電型の単結晶半導体層を形成したのち、この半
導体層上に所定距離離間してマスクを設け、第１導電型
の不純物をイオン注入し、前記基板表面及び半導体層に
それぞれ第１導電型の拡散層を形成することにより、前
記基板表面に形成された第１導電型拡散層をソース・ド
レインとし前記半導体層に形成された第１導電型拡散層
に隣接する第２導電型層の一方をゲートとする第１のMO
Sトランジスタを構成し、前記半導体層に形成された第
１導電型拡散層を挟む第２導電型層をソース・ドレイン
とし前記基板に形成された第１導電型拡散層の一方をゲ
ートとする第２のMOSトランジスタを構成するようにし
た方法である。
て、第１又は第２導電型の半導体基板上に絶縁膜を介し
て第２導電型の単結晶半導体層を形成したのち、この半
導体層上に所定距離離間してマスクを設け、第１導電型
の不純物をイオン注入し、前記基板表面及び半導体層に
それぞれ第１導電型の拡散層を形成することにより、前
記基板表面に形成された第１導電型拡散層をソース・ド
レインとし前記半導体層に形成された第１導電型拡散層
に隣接する第２導電型層の一方をゲートとする第１のMO
Sトランジスタを構成し、前記半導体層に形成された第
１導電型拡散層を挟む第２導電型層をソース・ドレイン
とし前記基板に形成された第１導電型拡散層の一方をゲ
ートとする第２のMOSトランジスタを構成するようにし
た方法である。
（作用） 本発明によれば、基板と半導体層との間の絶縁膜（ゲー
ト絶縁膜）を介して、基板上のMOS素子（第１のMOSトラ
ンジスタ）のソース又はドレインをSOI膜中のMOS素子
（第２のMOSトランジスタ）のゲート電極、またはその
逆に第２のMOSトランジスタのソース又はドレインを第
１のMOSトランジスタのゲート電極、というように上下
に積層されたMOSトランジスタが互いに他の素子の電極
となっている。このため、積層構造を利用し、大幅に集
積度を上げることを可能とし、さらに配線部のコンタク
ト抵抗等の低減、遅延時間の低減、配線部の工程数の短
縮が可能となる。
ト絶縁膜）を介して、基板上のMOS素子（第１のMOSトラ
ンジスタ）のソース又はドレインをSOI膜中のMOS素子
（第２のMOSトランジスタ）のゲート電極、またはその
逆に第２のMOSトランジスタのソース又はドレインを第
１のMOSトランジスタのゲート電極、というように上下
に積層されたMOSトランジスタが互いに他の素子の電極
となっている。このため、積層構造を利用し、大幅に集
積度を上げることを可能とし、さらに配線部のコンタク
ト抵抗等の低減、遅延時間の低減、配線部の工程数の短
縮が可能となる。
また、第１のMOSトランジスタのソース・ドレイン領域
及び第２のMOSトランジスタのチャネル領域となる第１
導電型拡散層を同一のマスクを用いて同時に形成、即ち
基板及びSOI膜の必要な不純物拡散層をセルフアライン
で形成可能としているので、パターニングの工程数、必
要マスクの数を低減することが可能である。さらには、
積層構造の利点である、高集積化を最大限に活用するこ
とにより、従来に比べて占有面積を大幅に低減すること
ができる。
及び第２のMOSトランジスタのチャネル領域となる第１
導電型拡散層を同一のマスクを用いて同時に形成、即ち
基板及びSOI膜の必要な不純物拡散層をセルフアライン
で形成可能としているので、パターニングの工程数、必
要マスクの数を低減することが可能である。さらには、
積層構造の利点である、高集積化を最大限に活用するこ
とにより、従来に比べて占有面積を大幅に低減すること
ができる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わるMOS型半導体装置の
概略構成を示す斜視図である。図中10はｎ型単結晶シリ
コン基板であり、この基板10の表面層には不純物拡散に
よりp+型層21,22が形成されている。p+型層21,22はMOS
トランジスタを形成する際のソース・ドレイン領域とな
るものである。なお、p+型層21,22間のチャネル領域23
は基板10と同じ導電型でもよいが、基板10の表面に不純
物拡散を行ってｐ型層としてもよい。
概略構成を示す斜視図である。図中10はｎ型単結晶シリ
コン基板であり、この基板10の表面層には不純物拡散に
よりp+型層21,22が形成されている。p+型層21,22はMOS
トランジスタを形成する際のソース・ドレイン領域とな
るものである。なお、p+型層21,22間のチャネル領域23
は基板10と同じ導電型でもよいが、基板10の表面に不純
物拡散を行ってｐ型層としてもよい。
また、基板10上には薄い絶縁膜30を介して単結晶シリコ
ン層40が形成されている。このシリコン層40には不純物
拡散によりn+型層41,42及びｐ型層43が形成されてい
る。ｐ型層43はMOSトランジスタのチャネル領域となる
ものであり、ｐ型層43の両側のn+型層41,42はMOSトラン
ジスタのソース・ドレイン領域となるものである。ま
た、薄い絶縁膜はMOSトランジスタのゲート酸化膜とな
るものである。
ン層40が形成されている。このシリコン層40には不純物
拡散によりn+型層41,42及びｐ型層43が形成されてい
る。ｐ型層43はMOSトランジスタのチャネル領域となる
ものであり、ｐ型層43の両側のn+型層41,42はMOSトラン
ジスタのソース・ドレイン領域となるものである。ま
た、薄い絶縁膜はMOSトランジスタのゲート酸化膜とな
るものである。
ここで、n+型層42はp+型層21,22間のチャネル領域23の
上に配置され、p+型層21はn+型層41,42間のチャネル領
域43の下に配置されている。そして、p+型層21,22及びn
+型層42からｐチャネルの第１のMOSトランジスタが構成
され、n+型層41,42及びp+型層21からｎチャネルの第２
のMOSトランジスタが構成されるものとなっている。な
お、図中60は素子分離用酸化膜を示している。
上に配置され、p+型層21はn+型層41,42間のチャネル領
域43の下に配置されている。そして、p+型層21,22及びn
+型層42からｐチャネルの第１のMOSトランジスタが構成
され、n+型層41,42及びp+型層21からｎチャネルの第２
のMOSトランジスタが構成されるものとなっている。な
お、図中60は素子分離用酸化膜を示している。
第２図は上記半導体装置の製造工程を示す断面図であ
る。まず、第２図（ａ）に示す如く、面方位（100）の
ｎ型単結晶シリコン基板10の表面を酸化し、ゲート酸化
膜（絶縁膜）30を形成する。続いて、ｐ型不純物のイオ
ン注入として、例えば燐を130KeV,ドーズ量１×1016cm
-3の条件でイオン注入を行い、基板10の表面全面にｐ型
層20を形成する。このｐ型不純物イオンの注入は基板表
面の不純物濃度を均一化するためである。その後、CVD
法によりゲート酸化膜30上に多結晶シリコン層40′を堆
積する。
る。まず、第２図（ａ）に示す如く、面方位（100）の
ｎ型単結晶シリコン基板10の表面を酸化し、ゲート酸化
膜（絶縁膜）30を形成する。続いて、ｐ型不純物のイオ
ン注入として、例えば燐を130KeV,ドーズ量１×1016cm
-3の条件でイオン注入を行い、基板10の表面全面にｐ型
層20を形成する。このｐ型不純物イオンの注入は基板表
面の不純物濃度を均一化するためである。その後、CVD
法によりゲート酸化膜30上に多結晶シリコン層40′を堆
積する。
次いで、多結晶シリコン層40′を電子ビームによりアニ
ールして再結晶化し、第２図（ｂ）に示す如く、シリコ
ン単結晶層40を形成する。このとき、多結晶シリコンの
代わりに非晶質シリコンを再結晶化しても構わないし、
また電子ビームの代わりにレーザビームやイオンビーム
等の他のエネルギービームを用いてもよい。さらに、タ
ングステンヒータやゾーンメルティングを用いた再結晶
法やランプアニールを用いた再結晶化法を用いてもよ
い。また、上部にSiO2等の保護膜を形成して再結晶化を
行ってもよい。その後、シリコン単結晶層40にｎ型不純
物をイオン注入し、n+型層とする。
ールして再結晶化し、第２図（ｂ）に示す如く、シリコ
ン単結晶層40を形成する。このとき、多結晶シリコンの
代わりに非晶質シリコンを再結晶化しても構わないし、
また電子ビームの代わりにレーザビームやイオンビーム
等の他のエネルギービームを用いてもよい。さらに、タ
ングステンヒータやゾーンメルティングを用いた再結晶
法やランプアニールを用いた再結晶化法を用いてもよ
い。また、上部にSiO2等の保護膜を形成して再結晶化を
行ってもよい。その後、シリコン単結晶層40にｎ型不純
物をイオン注入し、n+型層とする。
次いで、第２図（ｃ）に示す如く、イオン注入のマスク
50を設け、ｐ型不純物のイオン注入を行う。このとき、
イオン注入の加速電圧は、シリコン層40はもとよりシリ
コン基板10にも十分にｐ型不純物が注入される電圧に選
択する。これにより、基板表面にp+型層21,22が形成さ
れ、シリコン層40にｐ型層43が形成される。ここで、ｐ
型不純物のイオン注入により基板表面にp+型層（ソース
・ドレイン）21,22が形成され、シリコン層40にｐ型層4
3を形成することにより該層43の両側にn+型層（ソース
・ドレイン領域）41,43が形成されることになる。即
ち、２つのMOSトランジスタのソース・ドレインがセル
フアラインで実現される。
50を設け、ｐ型不純物のイオン注入を行う。このとき、
イオン注入の加速電圧は、シリコン層40はもとよりシリ
コン基板10にも十分にｐ型不純物が注入される電圧に選
択する。これにより、基板表面にp+型層21,22が形成さ
れ、シリコン層40にｐ型層43が形成される。ここで、ｐ
型不純物のイオン注入により基板表面にp+型層（ソース
・ドレイン）21,22が形成され、シリコン層40にｐ型層4
3を形成することにより該層43の両側にn+型層（ソース
・ドレイン領域）41,43が形成されることになる。即
ち、２つのMOSトランジスタのソース・ドレインがセル
フアラインで実現される。
次いで、第２図（ｄ）に示す如く、マスク50を除去する
と共に、シリコン層40の必要な部分のみ島状にパターニ
ングし、さらに必要に応じて素子分離を行う。
と共に、シリコン層40の必要な部分のみ島状にパターニ
ングし、さらに必要に応じて素子分離を行う。
なお、第２図（ｃ）に示す工程の代わりに、予めシリコ
ン層40を島状にパターニングし、第２図（ｅ）に示す如
く、マスク50を形成してイオン注入を行ってもよい。ま
た、このイオン注入の際にシリコン層40の側壁に保護膜
としての酸化膜等を形成してもよい。
ン層40を島状にパターニングし、第２図（ｅ）に示す如
く、マスク50を形成してイオン注入を行ってもよい。ま
た、このイオン注入の際にシリコン層40の側壁に保護膜
としての酸化膜等を形成してもよい。
このようにして、p+型層21,22をソース・ドレインと
し、n+型層42をゲートとする第１のMOSトランジスタ
（ｐチャネルデプレッションタイプ）Q1が形成され、ま
たn+型層41,42をソース・ドレインとし、p+型層21をゲ
ートとする第２のMOSトランジスタ（ｎチャネルエンハ
ンスメントタイプ）Q2が形成される。つまり、トランジ
スタQ1のドレインはトランジスタQ2のゲートを兼ね、ト
ランジスタQ2のソースはトランジスタQ1のゲートを兼ね
る構成が実現される。そしてこの場合、従来装置とは異
なり、２つのトランジスタの接続に配線領域を必要とす
ることなく、極めて小さい面積に２つのトランジスタ
Q1，Q2を積層することが可能となる。
し、n+型層42をゲートとする第１のMOSトランジスタ
（ｐチャネルデプレッションタイプ）Q1が形成され、ま
たn+型層41,42をソース・ドレインとし、p+型層21をゲ
ートとする第２のMOSトランジスタ（ｎチャネルエンハ
ンスメントタイプ）Q2が形成される。つまり、トランジ
スタQ1のドレインはトランジスタQ2のゲートを兼ね、ト
ランジスタQ2のソースはトランジスタQ1のゲートを兼ね
る構成が実現される。そしてこの場合、従来装置とは異
なり、２つのトランジスタの接続に配線領域を必要とす
ることなく、極めて小さい面積に２つのトランジスタ
Q1，Q2を積層することが可能となる。
次に、本実施例装置をMOSインバータに適用した例につ
いて説明する。第３図（ａ）はMOSインバータの基本構
造を模式的に示す断面図、同図（ｂ）はその等価回路構
成図である。トランジスタQ1のドレインはトランジスタ
Q2のゲートに接続され、これらの接続点は入力端子とな
る。また、トランジスタQ2のソースはトランジスタQ1の
ゲートに接続され、これらの接続点は抵抗R1を介して接
地されている。この抵抗R1は、チャネルの実効抵抗と同
程度の大きさであり、ここでは1kΩとした。トランジス
タQ2のドレインは電源（＋5V）に接続され、トランジス
タQ1のソースは出力端子に接続されると共に、抵抗R2を
介して接地されている。この抵抗R2はR1に比べて大きく
する必要があり、ここでは20KΩとした。
いて説明する。第３図（ａ）はMOSインバータの基本構
造を模式的に示す断面図、同図（ｂ）はその等価回路構
成図である。トランジスタQ1のドレインはトランジスタ
Q2のゲートに接続され、これらの接続点は入力端子とな
る。また、トランジスタQ2のソースはトランジスタQ1の
ゲートに接続され、これらの接続点は抵抗R1を介して接
地されている。この抵抗R1は、チャネルの実効抵抗と同
程度の大きさであり、ここでは1kΩとした。トランジス
タQ2のドレインは電源（＋5V）に接続され、トランジス
タQ1のソースは出力端子に接続されると共に、抵抗R2を
介して接地されている。この抵抗R2はR1に比べて大きく
する必要があり、ここでは20KΩとした。
上記構成において、入力信号を“H"として1Vの入力信号
を入れると、トランジスタQ2はｎチャネルのため、閉じ
ていたゲートは開き、ドレインからソースに電流が流れ
る。このときのチャネルの実効抵抗は1KΩ、またソース
に接続されている抵抗R1も1KΩで接地されているため、
トランジスタQ1のゲートには2.5Vのゲート電圧が加わ
る。トランジスタQ1はｐチャネルのため、ゲートは閉
じ、ソース部に接続された出力部は“L"（0V）となり、
出力信号は反転する。一方、逆に入力が“L"のとき入力
信号0.1Vを入れると、トランジスタQ2のゲートは閉じ、
ソース部の電位は0Vとなり、トランジスタQ1のゲートは
0Vとなり、ゲートは開く。すると、入力信号の0.1Vがド
レイン電圧となり、電流が流れる。ソースに接続された
抵抗はチャネルの実効抵抗に比べ十分大きく、電圧効果
が殆どないと等しく、約0.1Vの出力信号“H"が得られ
る。以上の結果を第１表に示す。
を入れると、トランジスタQ2はｎチャネルのため、閉じ
ていたゲートは開き、ドレインからソースに電流が流れ
る。このときのチャネルの実効抵抗は1KΩ、またソース
に接続されている抵抗R1も1KΩで接地されているため、
トランジスタQ1のゲートには2.5Vのゲート電圧が加わ
る。トランジスタQ1はｐチャネルのため、ゲートは閉
じ、ソース部に接続された出力部は“L"（0V）となり、
出力信号は反転する。一方、逆に入力が“L"のとき入力
信号0.1Vを入れると、トランジスタQ2のゲートは閉じ、
ソース部の電位は0Vとなり、トランジスタQ1のゲートは
0Vとなり、ゲートは開く。すると、入力信号の0.1Vがド
レイン電圧となり、電流が流れる。ソースに接続された
抵抗はチャネルの実効抵抗に比べ十分大きく、電圧効果
が殆どないと等しく、約0.1Vの出力信号“H"が得られ
る。以上の結果を第１表に示す。
また、本実施例装置による動作時間を測定したところ、
20ピコ秒であった。これは、従来方法で形成した半導体
装置の30ピコ秒を上回る高速性を達成したことを意味す
る。さらに、素子占有面積を比較したところ、従来装置
に比べ70％以下に縮小することができた。
20ピコ秒であった。これは、従来方法で形成した半導体
装置の30ピコ秒を上回る高速性を達成したことを意味す
る。さらに、素子占有面積を比較したところ、従来装置
に比べ70％以下に縮小することができた。
かくして本実施例によれば、基板及びSOI膜にそれぞれM
OSトランジスタを形成し、それぞれの電極の一部を兼用
することにより、信号の遅延がなく、しかも高集積化を
実現した半導体装置を提供することができる。また、ソ
ース・ドレイン等の形成のための不純物拡散工程を第１
及び第２のMOSトランジスタでセルフアラインで行うこ
とができ、製造工程の簡略化をはかり得る利点もある。
OSトランジスタを形成し、それぞれの電極の一部を兼用
することにより、信号の遅延がなく、しかも高集積化を
実現した半導体装置を提供することができる。また、ソ
ース・ドレイン等の形成のための不純物拡散工程を第１
及び第２のMOSトランジスタでセルフアラインで行うこ
とができ、製造工程の簡略化をはかり得る利点もある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記シリコン基板の代わりには、ゲルマニ
ウム，ガリウム砒素，インジウム燐等を用いても同様の
効果が得られる。また、実施例では半導体基板として単
結晶シリコンウェハを用いたが、再結晶化して得た単結
晶半導体薄膜、例えばSOS（Silicon On Sapphire）を用
いることも可能である。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
い。例えば、前記シリコン基板の代わりには、ゲルマニ
ウム，ガリウム砒素，インジウム燐等を用いても同様の
効果が得られる。また、実施例では半導体基板として単
結晶シリコンウェハを用いたが、再結晶化して得た単結
晶半導体薄膜、例えばSOS（Silicon On Sapphire）を用
いることも可能である。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、絶縁膜を介して上
部再結晶化半導体層と下部半導体基板の各々にMOSトラ
ンジスタを形成し、且つ各々のトランジスタのソース・
ドレイン及びゲートを一部共用することにより、SOI積
層構造の本当の利点を十分に発揮させ、従来装置に比べ
格段の高速性及び高集積化をはかり得る半導体装置及び
その製造方法を実現することができる。
部再結晶化半導体層と下部半導体基板の各々にMOSトラ
ンジスタを形成し、且つ各々のトランジスタのソース・
ドレイン及びゲートを一部共用することにより、SOI積
層構造の本当の利点を十分に発揮させ、従来装置に比べ
格段の高速性及び高集積化をはかり得る半導体装置及び
その製造方法を実現することができる。
第１図は本発明の一実施例に係わるMOS型半導体装置の
概略構成を示す斜視図、第２図は上記半導体装置の製造
工程を示す断面図、第３図は上記半導体装置を用いたイ
ンバータの基本構成を示す模式図及び回路図である。 10…ｎ型単結晶シリコン基板、20…ｐ型層、21,22…p+
型層（ソース・ドレイン領域）、23…ｐ型層（チャネル
領域）、30…ゲート酸化膜（絶縁膜）、40′…多結晶シ
リコン層、40…単結晶シリコン層、41,42…n+型層（ソ
ース・ドレイン領域）、43…ｐ型層（チャネル領域）、
50…マスク、60…素子分離用絶縁膜、Q1…第１のMOSト
ランジスタ（ｐチャネルデプレッションタイプ）、Q2…
第２のMOSトランジスタ（ｎチャネルエンハンスメント
タイプ）、R1，R2…抵抗。
概略構成を示す斜視図、第２図は上記半導体装置の製造
工程を示す断面図、第３図は上記半導体装置を用いたイ
ンバータの基本構成を示す模式図及び回路図である。 10…ｎ型単結晶シリコン基板、20…ｐ型層、21,22…p+
型層（ソース・ドレイン領域）、23…ｐ型層（チャネル
領域）、30…ゲート酸化膜（絶縁膜）、40′…多結晶シ
リコン層、40…単結晶シリコン層、41,42…n+型層（ソ
ース・ドレイン領域）、43…ｐ型層（チャネル領域）、
50…マスク、60…素子分離用絶縁膜、Q1…第１のMOSト
ランジスタ（ｐチャネルデプレッションタイプ）、Q2…
第２のMOSトランジスタ（ｎチャネルエンハンスメント
タイプ）、R1，R2…抵抗。
Claims (1)
- 【請求項１】第１又は第２導電型の半導体基板上に絶縁
膜を介して第２導電型の単結晶の半導体層を形成する工
程と、前記半導体層上に所定の離間距離を保って２以上
のマスクを設け、第１導電型の不純物を前記半導体層は
もとより前記基板表面にも十分にイオン注入される加速
電圧でイオン注入し、前記基板表面及び半導体層にそれ
ぞれ前記マスクによって上下に対応して２以上の第１導
電型の拡散層を形成する工程とを含み、 基板表面には前記第１導電型拡散層をソース・ドレイン
とし、これに挟まれるマスク領域をゲートとする第１の
MOSトランジスタを構成し、前記半導体層にはマスク領
域をソース・ドレインとし、これに挟まれる前記第１導
電型拡散層をゲートとする第２のMOSトランジスタを構
成したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253755A JPH07112012B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253755A JPH07112012B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101772A JPH02101772A (ja) | 1990-04-13 |
| JPH07112012B2 true JPH07112012B2 (ja) | 1995-11-29 |
Family
ID=17255692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253755A Expired - Lifetime JPH07112012B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112012B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6854145B2 (en) | 2000-06-02 | 2005-02-15 | Hill-Rom Services, Inc. | Patient support |
| US7073221B2 (en) | 1999-08-23 | 2006-07-11 | Hill-Rom Services, Inc. | Bed having a removable foot section |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541431A (en) * | 1991-01-09 | 1996-07-30 | Fujitsu Limited | Semiconductor device having transistor pair |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123359A (ja) * | 1984-04-27 | 1986-01-31 | テキサス インスツルメンツ インコーポレイテッド | 併合型ｃｍｏｓデバイス |
-
1988
- 1988-10-11 JP JP63253755A patent/JPH07112012B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7073221B2 (en) | 1999-08-23 | 2006-07-11 | Hill-Rom Services, Inc. | Bed having a removable foot section |
| US7464421B2 (en) | 1999-08-23 | 2008-12-16 | Hill-Rom Services, Inc. | Bed having a removable foot section |
| US6854145B2 (en) | 2000-06-02 | 2005-02-15 | Hill-Rom Services, Inc. | Patient support |
| US6857153B2 (en) | 2000-06-02 | 2005-02-22 | Hill-Rom Services, Inc. | Patient support having a light assembly |
| US7469433B2 (en) | 2000-06-02 | 2008-12-30 | Hill-Rom Services, Inc. | Patient support with variable length actuator and release mechanism for lowering a sectional support surface |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02101772A (ja) | 1990-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |