JPS6072024A - パイプライン加算器 - Google Patents
パイプライン加算器Info
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- JPS6072024A JPS6072024A JP17804983A JP17804983A JPS6072024A JP S6072024 A JPS6072024 A JP S6072024A JP 17804983 A JP17804983 A JP 17804983A JP 17804983 A JP17804983 A JP 17804983A JP S6072024 A JPS6072024 A JP S6072024A
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- mantissa
- shifter
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は浮動小数点演算回路に係り、特に、正規化され
た浮動小数点データフォーマントを用いるパイプライン
加算器に関する。
た浮動小数点データフォーマントを用いるパイプライン
加算器に関する。
従来の浮動小数点加算器は、力ｎ減算を行なう際、桁合
わせシフトと、正規化シフト数のカウントを別のマシン
サイクルで行なっていたため、演算時間が長くなり、ま
た、パイプライン構成としたときにはスカラ演算性能が
低下する欠点がめった。
わせシフトと、正規化シフト数のカウントを別のマシン
サイクルで行なっていたため、演算時間が長くなり、ま
た、パイプライン構成としたときにはスカラ演算性能が
低下する欠点がめった。
本発明の目的は、スカラ演算性能を低下させることなく
、演算結果の正規化を実現するパイプライン加算器を提
供するにある。
、演算結果の正規化を実現するパイプライン加算器を提
供するにある。
正規化に関して次のことが考えられる３゜（１）仮数部
で加算を行方う場合、 右１ピントシフトによる正規化、または、正規化不要 （２）仮数部で減算を行なう場合、 ａ）指数部の差が１か又は等しい場合、０〜Ｎピントシ
フトによる正規化（Ｎは１〜２３） ｂ）指数部の差が２以上の賜金、 ０〜２ピントシフトによる正規化、 従来、正規化の高速処理が困難であったのは、桁合わせ
シフトと正規化用シフト数カウントを同じマシンサイク
ルで実行させようとしたためである。そこで、上述した
ような場合分けを行ない、次のようにして解決策金山し
た。
で加算を行方う場合、 右１ピントシフトによる正規化、または、正規化不要 （２）仮数部で減算を行なう場合、 ａ）指数部の差が１か又は等しい場合、０〜Ｎピントシ
フトによる正規化（Ｎは１〜２３） ｂ）指数部の差が２以上の賜金、 ０〜２ピントシフトによる正規化、 従来、正規化の高速処理が困難であったのは、桁合わせ
シフトと正規化用シフト数カウントを同じマシンサイク
ルで実行させようとしたためである。そこで、上述した
ような場合分けを行ない、次のようにして解決策金山し
た。
（１）指数部の差が０”又は１″でめった場合は、仮数
部データを桁合わせシフタとは別に設ｆｆだバイパスル
ートにより、高速に、仮数部演算ユニットに転送する。
部データを桁合わせシフタとは別に設ｆｆだバイパスル
ートにより、高速に、仮数部演算ユニットに転送する。
又、このときの正規化シフト数のカウントは仮数部演算
結果全てについてチェックする。
結果全てについてチェックする。
（２）指数部の差が２以上の場合は、仮数部データを桁
合わせシフタにおいて、桁合わせシフトする。このとき
の正規化シフト数のカウントは仮数部演算結果の先頭２
ピツトにより、高速に行なわれる。
合わせシフタにおいて、桁合わせシフトする。このとき
の正規化シフト数のカウントは仮数部演算結果の先頭２
ピツトにより、高速に行なわれる。
このように、桁合わせシフタと、正規化シフト数カウン
タを同時に用いないようにすることにより、桁合わせシ
フト、正規化シフト数カウントの処理を一つのステージ
内で実行することができる。
タを同時に用いないようにすることにより、桁合わせシ
フト、正規化シフト数カウントの処理を一つのステージ
内で実行することができる。
以下、本発明の一実施例を第１図ないし第９図により説
明する。
明する。
第２図に本実施例で用いる浮動小数点データフォーマン
トを示す。図において１−１は仮数部符号、１−２は指
数部、１−３は仮数部でおる。指数部１−２は補正値が
加えられており、正の値で表現される。仮数部１−３社
絶対値表現で、仮数部符号１−１１１２：より、符号が
示される。仮数部１−３は正規化されているため、先頭
ビットは必ず１となっており、フォーマット上ではこの
先頭ビットは省略される。このフォーマントで表現でき
る１直は （−１）ｓ ２°−ＢＸ（１，Ｆ） である。但しＢは指数部補正値である。
トを示す。図において１−１は仮数部符号、１−２は指
数部、１−３は仮数部でおる。指数部１−２は補正値が
加えられており、正の値で表現される。仮数部１−３社
絶対値表現で、仮数部符号１−１１１２：より、符号が
示される。仮数部１−３は正規化されているため、先頭
ビットは必ず１となっており、フォーマット上ではこの
先頭ビットは省略される。このフォーマントで表現でき
る１直は （−１）ｓ ２°−ＢＸ（１，Ｆ） である。但しＢは指数部補正値である。
第２図にパイプライン加算器の構成を示す。３−１はパ
イプライン加算器、３−２はパイプライン加算器第１ス
テージ、３−３はパイプライン加算器第２ステージ、４
−５２は演算指定信号、３−４はパイプライン加算器第
３ステージ、２−１はパイグライン加算器圧入力、２−
２はパイプライン加算器右入力、２−３はバイグライン
力ロ算器演算結果出力である。第３図にパイプライン加
算器の詳細構成を示す。第３図で、４−１はパイプライ
ン加算器圧入力２−１の指数部、４−２ｔａパイプライ
ン加算器右入力２−２の指数部、５−１は左右入力の指
数部４−１と４−２の差をとる指数部減算器、４−３は
指数部減算器５−１の出力データ、４−４は指数部減算
器５−１の出力データ４−３が正か負かを示すキヤＩＪ
−１５−２は指数部減算器５−１のキャリー出力４−４
により左右入力の指数部のうち、大きい方の値を選択す
るセレクタ、４−５はセレクタ５−２の出力、５−３．
５−４．５−５は、それぞれ、４−３．４−４．４−５
をラッチするレジスタ、４−６．４−７．４−８はそれ
ぞれレジスタ５−３．５−４゜５−５の出力、５−６は
レジスタ５−５の出力４−８をランチするレジスタ、４
−９はレジスタ５−６の出力、５−８は゛左入力データ
の仮数部をラッチするレジスタ、５−９は右入力データ
の仮数部をランチするレジスタ、４−２４は右入力デー
タの符号部、５−１９は右入力データの符号部４−２４
をランチするレジスタ、４−２５は左入力データの符号
部、５−２０は左入力データの符号部４−２５にラッチ
するレジスタ、５−２１は符号部を除く左右入力データ
の大小比較を行なう比較器、４−２８は比較器５−２１
の出力、５−２２は比較器５−２１の出力４−２８”ｉ
ランチするレジスタ、４−１１．４−１２．４−２６．
４−２７．４−２９はそれぞれレジスタ５−８．５−９
．５−１９．５−２０．５−２２の出力、５−１０はレ
ジスタ５−４の出力４−７により制御される２対１セＶ
夕夕、４−１３はセレクタ５−１０出力、５−１１はレ
ジスタ５−３の出力４−６により制御される右方向シフ
タ、４−１４は右方向シフタ５−１１出力、５−１２は
レジスタ５−８出力４−１１、シフタ５−１１出力４−
１４、又は、４−１１’ｅ右１ビツトシフトしたデータ
のいずれか一つを選ぶセレクタ、５−１３はレジスタ５
−９出力４−１２、シフタ５−１１出力４−１４、又は
４−１２に右１ビツトシフトしたデータのいずれか一つ
を選ぶセレクタ、４−１７はセレクタ５−１２出力、４
−１８はセレクタ５−１３出力、５−１４は仮数部演算
ユニット、４−１９は仮数部演算ユニン）５−１４出力
、５−１５は正規化をするときのシフト数を検出する正
規化シフト数カウンタ、４−２０は正規化シフト数カウ
ンタ５−１５出力、５−１６．５−１７はそれぞれ正規
化シフト数カウンタ５−１５出力４−２０、仮数部演算
ユニン）５−１４出力４−１９をラッチするレジスタ、
４−２１．４−２２はそれぞれレジスタ５−１６．５−
１７の出力、５−７はレジスタ出力４−９及び４−２１
の差をとる正規化減算器、４−１０は正規化減算器５−
７の出力、５−１８は正規化シフトを行なう正規化シッ
ク、４−２３は正規化シフタ５−１８の出力、５−２３
は仮数部演算ユニットの演算モードを作成するモード作
成部、４−３１はモード作成部５−２３の出力、５−２
４は演算結果の符号を作成する符号作成ＲＯＭ（リード
オンリーメモリ）４−３１は符号作成ＲＯＭの出力、５
−２５は符号作成ＲＯＭの出力４−３１にラッチするレ
ジスタ、４−３２はレジスタ５−２５の出力、５−２６
は指数部減算器５−１の出力４−３が、零か、＋１又は
−１かをテストする０、１テスト部、４−３３はｏ、ｉ
テスト部５−２６の出力、５−２７は０．１テスト部５
−２６の出力４−３３全ランチするレジスタ、４−３４
はレジスタ５−２７の出力である。
イプライン加算器、３−２はパイプライン加算器第１ス
テージ、３−３はパイプライン加算器第２ステージ、４
−５２は演算指定信号、３−４はパイプライン加算器第
３ステージ、２−１はパイグライン加算器圧入力、２−
２はパイプライン加算器右入力、２−３はバイグライン
力ロ算器演算結果出力である。第３図にパイプライン加
算器の詳細構成を示す。第３図で、４−１はパイプライ
ン加算器圧入力２−１の指数部、４−２ｔａパイプライ
ン加算器右入力２−２の指数部、５−１は左右入力の指
数部４−１と４−２の差をとる指数部減算器、４−３は
指数部減算器５−１の出力データ、４−４は指数部減算
器５−１の出力データ４−３が正か負かを示すキヤＩＪ
−１５−２は指数部減算器５−１のキャリー出力４−４
により左右入力の指数部のうち、大きい方の値を選択す
るセレクタ、４−５はセレクタ５−２の出力、５−３．
５−４．５−５は、それぞれ、４−３．４−４．４−５
をラッチするレジスタ、４−６．４−７．４−８はそれ
ぞれレジスタ５−３．５−４゜５−５の出力、５−６は
レジスタ５−５の出力４−８をランチするレジスタ、４
−９はレジスタ５−６の出力、５−８は゛左入力データ
の仮数部をラッチするレジスタ、５−９は右入力データ
の仮数部をランチするレジスタ、４−２４は右入力デー
タの符号部、５−１９は右入力データの符号部４−２４
をランチするレジスタ、４−２５は左入力データの符号
部、５−２０は左入力データの符号部４−２５にラッチ
するレジスタ、５−２１は符号部を除く左右入力データ
の大小比較を行なう比較器、４−２８は比較器５−２１
の出力、５−２２は比較器５−２１の出力４−２８”ｉ
ランチするレジスタ、４−１１．４−１２．４−２６．
４−２７．４−２９はそれぞれレジスタ５−８．５−９
．５−１９．５−２０．５−２２の出力、５−１０はレ
ジスタ５−４の出力４−７により制御される２対１セＶ
夕夕、４−１３はセレクタ５−１０出力、５−１１はレ
ジスタ５−３の出力４−６により制御される右方向シフ
タ、４−１４は右方向シフタ５−１１出力、５−１２は
レジスタ５−８出力４−１１、シフタ５−１１出力４−
１４、又は、４−１１’ｅ右１ビツトシフトしたデータ
のいずれか一つを選ぶセレクタ、５−１３はレジスタ５
−９出力４−１２、シフタ５−１１出力４−１４、又は
４−１２に右１ビツトシフトしたデータのいずれか一つ
を選ぶセレクタ、４−１７はセレクタ５−１２出力、４
−１８はセレクタ５−１３出力、５−１４は仮数部演算
ユニット、４−１９は仮数部演算ユニン）５−１４出力
、５−１５は正規化をするときのシフト数を検出する正
規化シフト数カウンタ、４−２０は正規化シフト数カウ
ンタ５−１５出力、５−１６．５−１７はそれぞれ正規
化シフト数カウンタ５−１５出力４−２０、仮数部演算
ユニン）５−１４出力４−１９をラッチするレジスタ、
４−２１．４−２２はそれぞれレジスタ５−１６．５−
１７の出力、５−７はレジスタ出力４−９及び４−２１
の差をとる正規化減算器、４−１０は正規化減算器５−
７の出力、５−１８は正規化シフトを行なう正規化シッ
ク、４−２３は正規化シフタ５−１８の出力、５−２３
は仮数部演算ユニットの演算モードを作成するモード作
成部、４−３１はモード作成部５−２３の出力、５−２
４は演算結果の符号を作成する符号作成ＲＯＭ（リード
オンリーメモリ）４−３１は符号作成ＲＯＭの出力、５
−２５は符号作成ＲＯＭの出力４−３１にラッチするレ
ジスタ、４−３２はレジスタ５−２５の出力、５−２６
は指数部減算器５−１の出力４−３が、零か、＋１又は
−１かをテストする０、１テスト部、４−３３はｏ、ｉ
テスト部５−２６の出力、５−２７は０．１テスト部５
−２６の出力４−３３全ランチするレジスタ、４−３４
はレジスタ５−２７の出力である。
次に、演算の実行手順を説明する。
パイプライン加算器３−１に左右入力データバス２−１
．２−２より、第１図に示されるフォーマットのデータ
が供給されると、第１ステージ３−２が動作し、左右入
力データの指数部４−１゜４−２の差（４−１） −（
４−２）が指数部減算器５−１により取られる。このと
きの指数部減算器５−１の出力４−３が正か負かを示す
、指数部減算器５−１のキャリー出力４−４により、セ
レクタ５−２において、左右入力データ指数部４−１．
４−２のうち、大きい方の指数部を選択する。
．２−２より、第１図に示されるフォーマットのデータ
が供給されると、第１ステージ３−２が動作し、左右入
力データの指数部４−１゜４−２の差（４−１） −（
４−２）が指数部減算器５−１により取られる。このと
きの指数部減算器５−１の出力４−３が正か負かを示す
、指数部減算器５−１のキャリー出力４−４により、セ
レクタ５−２において、左右入力データ指数部４−１．
４−２のうち、大きい方の指数部を選択する。
さらに、指数部減算器５−１の出力４−３の値が、＋１
又は０かを０，１テスト部５−２６によりテストする。
又は０かを０，１テスト部５−２６によりテストする。
０．１テスト部５−２６の詳細構成を第４図に示す。第
４図において、４−４０は指数部減算器５−１の出力４
−３の最下位ビット、６−１．６−７．６−８はインバ
ータ、６−２．６−３は５人力ＮＯＲゲート、６−４．
６−６は２人力ＮＡＮＤゲート、６−５．６−９は８人
力ＮＡＮＤゲートである。０．１テスト部５−２６では
指数部減算器５−１の出力４−３の＋１１定音ゲート６
−２．６−３．６−４で、−１判定をゲ−）６−５でそ
れぞれ行ない、ゲート６−６により、＋１の信号を作り
、インバータ６−７により極性を合わせ、差が１である
ことを示す信号４−３５とする。又、差が０であるか否
かに関しては、指数部減算器５−１の出力４−３の極性
をインバータ６−８で反転した後、ゲート６−９により
差が０であることを示す信号４−３６’５＝作成してい
る。
４図において、４−４０は指数部減算器５−１の出力４
−３の最下位ビット、６−１．６−７．６−８はインバ
ータ、６−２．６−３は５人力ＮＯＲゲート、６−４．
６−６は２人力ＮＡＮＤゲート、６−５．６−９は８人
力ＮＡＮＤゲートである。０．１テスト部５−２６では
指数部減算器５−１の出力４−３の＋１１定音ゲート６
−２．６−３．６−４で、−１判定をゲ−）６−５でそ
れぞれ行ない、ゲート６−６により、＋１の信号を作り
、インバータ６−７により極性を合わせ、差が１である
ことを示す信号４−３５とする。又、差が０であるか否
かに関しては、指数部減算器５−１の出力４−３の極性
をインバータ６−８で反転した後、ゲート６−９により
差が０であることを示す信号４−３６’５＝作成してい
る。
左右入力データの仮数部４−４１．４−４２には、省略
されている先頭ピントとして仮数部の先頭に１”をセッ
トする。
されている先頭ピントとして仮数部の先頭に１”をセッ
トする。
又、左右入力データの指数部と仮数部は比較器５−２１
＆Ｃより大小比較が行なわれる。このように、第１ステ
ージ３−２の処理が終了すると、セレクタ５−２の出力
４−５がレジスタ５−５に、指数部減算器キャリー出力
４−４がレジスタ５−４に、指数部減算器出力４−３が
レジスタ５−３に、０，１テスト部５−２６の出力４−
３３がレジスタ５−２７に、左入力仮数部４−４１に先
頭ビット″１”をセントしたデータをレジスタ５−８に
右入力仮数部４−４２に先頭ピント″１′をセットした
データをレジスタ５−９に、左入力データの符号４−２
５’にレジスタ５−２０に、右入力データの符号４−２
４をレジスタ５−１９に、比較器５−２１の出力４−２
８をレジスタ５−２２に、それぞれ、同じタイミングで
セットする。
＆Ｃより大小比較が行なわれる。このように、第１ステ
ージ３−２の処理が終了すると、セレクタ５−２の出力
４−５がレジスタ５−５に、指数部減算器キャリー出力
４−４がレジスタ５−４に、指数部減算器出力４−３が
レジスタ５−３に、０，１テスト部５−２６の出力４−
３３がレジスタ５−２７に、左入力仮数部４−４１に先
頭ビット″１”をセントしたデータをレジスタ５−８に
右入力仮数部４−４２に先頭ピント″１′をセットした
データをレジスタ５−９に、左入力データの符号４−２
５’にレジスタ５−２０に、右入力データの符号４−２
４をレジスタ５−１９に、比較器５−２１の出力４−２
８をレジスタ５−２２に、それぞれ、同じタイミングで
セットする。
次のマシンサイクルでは、第２ステージ３−３が動作す
る。第２ステージ３−３ではランチレジズタ５−４の出
力４−７により、桁合わせシフト’を行なうデータをセ
レクタ５−１０により選択する。
る。第２ステージ３−３ではランチレジズタ５−４の出
力４−７により、桁合わせシフト’を行なうデータをセ
レクタ５−１０により選択する。
すなわち、指数部の小さい方の入力データの仮数部がセ
レクトされる。セレクター５−１０において、セレクト
されたデータ４−１３はシック５−１１において、レジ
スタ５−３の出力４−６により桁合わせシフトが行なわ
れる。セレクタ５−１２において、仮数部演算ユニン）
５−１４の左人力４−１７ｅ選択している。セレクタ５
−１２の構成を第５図に示す。第５図において６−２０
゜６−２３． ６−２４１１″ｌ：ＮＡＮＤゲート、６
−２１゜６−２２．６−２５はインバータ、６−２６．
６−２７．６−２８はバッファをそれぞれ示す。
レクトされる。セレクター５−１０において、セレクト
されたデータ４−１３はシック５−１１において、レジ
スタ５−３の出力４−６により桁合わせシフトが行なわ
れる。セレクタ５−１２において、仮数部演算ユニン）
５−１４の左人力４−１７ｅ選択している。セレクタ５
−１２の構成を第５図に示す。第５図において６−２０
゜６−２３． ６−２４１１″ｌ：ＮＡＮＤゲート、６
−２１゜６−２２．６−２５はインバータ、６−２６．
６−２７．６−２８はバッファをそれぞれ示す。
第５図で、セレクタ５−１２の入力は仮数部レジスタ５
−８の出力４−１１、シフタ５−１１の出力４−１４、
レジスタ５−４の出力４−７、レジスタ５−２７の出力
４−３４である。４−７は指数部左側入力が右側入力よ
り大きいか小さいかを示す信号で、太きいときＨ″に、
小さいときＬ”になっている。４−３４は、指数部左右
入力データの差が±１か、零かを示す信号で４−５０が
差零を、４−５１が±１を示しており、どちらもＬＯＷ
アクティブである。
−８の出力４−１１、シフタ５−１１の出力４−１４、
レジスタ５−４の出力４−７、レジスタ５−２７の出力
４−３４である。４−７は指数部左側入力が右側入力よ
り大きいか小さいかを示す信号で、太きいときＨ″に、
小さいときＬ”になっている。４−３４は、指数部左右
入力データの差が±１か、零かを示す信号で４−５０が
差零を、４−５１が±１を示しており、どちらもＬＯＷ
アクティブである。
セレクタ５−１２では、信号線４−７をインバータ６−
２５により極性を反転し、″Ｌ″レベル、すなわち、左
側指数部入力が右側指数部入力より大きいときは、左側
指数部入カデータの桁合わせ全行なう必要がないため、
仮数部レジスタ５−８の出力４−１１ｆｆｉそのまま通
すバッファ６−２６を有効とする。このとき、他のバッ
ファ６−２７゜６−２８出力はゲート６−２３．６−２
４により無効となっている。グー）６−２０により４−
５０．４−５１共にアクティブでない場合、すなわち、
指数部の差が２以上の場合を検出している。
２５により極性を反転し、″Ｌ″レベル、すなわち、左
側指数部入力が右側指数部入力より大きいときは、左側
指数部入カデータの桁合わせ全行なう必要がないため、
仮数部レジスタ５−８の出力４−１１ｆｆｉそのまま通
すバッファ６−２６を有効とする。このとき、他のバッ
ファ６−２７゜６−２８出力はゲート６−２３．６−２
４により無効となっている。グー）６−２０により４−
５０．４−５１共にアクティブでない場合、すなわち、
指数部の差が２以上の場合を検出している。
このグー）６−２０の出力はインバータ６−２２で極性
を反転した後、ゲート６−２３により４−７が”Ｌ Ｉ
＋のとき、すなわち、左側指数部人力が右側指数部入力
より小さいときのみ有効にされる。
を反転した後、ゲート６−２３により４−７が”Ｌ Ｉ
＋のとき、すなわち、左側指数部人力が右側指数部入力
より小さいときのみ有効にされる。
又、このときシフタ５−１１の出力４−１４がバッファ
６−２８により有効にされ、セレクタ５−１２の出力４
−１７となる。
６−２８により有効にされ、セレクタ５−１２の出力４
−１７となる。
指数部の差が±１であることを示す信号４−５１がアク
ティブと々つだときは、左側指数部入力が右側指数部人
力より小さいときのみゲート６−２４で有効にされ、仮
数部レジスタ５−８の出力４−１１を右１ｃ１ビツトし
たデータ４−１５をバッファ６−２７で有効にし、セレ
クタ５−１２の出力４−１７とする。
ティブと々つだときは、左側指数部入力が右側指数部人
力より小さいときのみゲート６−２４で有効にされ、仮
数部レジスタ５−８の出力４−１１を右１ｃ１ビツトし
たデータ４−１５をバッファ６−２７で有効にし、セレ
クタ５−１２の出力４−１７とする。
セレクタ５−１３の入力は仮数部レジスタ５−８の出力
４−１１、シフタ５−１１出力４−１４、レジスタ５−
４出力４−７、レジスタ５−２７出力４−３４でるる。
４−１１、シフタ５−１１出力４−１４、レジスタ５−
４出力４−７、レジスタ５−２７出力４−３４でるる。
セレクタ５−１３では、ゲート６−１８により、信号線
４−７．４−５０の０１１をとり、指数部の差が零か、
右９４１］指数部が左側指数部より大きい場合に、バッ
ファ６−１５を有効にし、仮数部レジスタ５−９の出力
４−１２ｅセＶツタ出力４−１８と１−る。このとき、
バッファ６−１６．６−１７の出力はグー１−６−１３
゜６−１４により無効とされる。グー）６−１０により
、４−５０．４−５１共にアクティブでない場合、すな
わち、指数部の差が２以上の場合を検出している。この
ゲート６−１０の出力はゲート６−１３により左側指数
部が右１ｊｌｌｊ指数部より大きいときに有効にされ、
この信号によりバッファ６−１７全有効にしシフタ５−
１１出力４−１４をセレクタ５−１３出力４−１８とす
る。指数部の差が±１であることを示す信号４−５１が
アクティブとなったときは、右側指数部入力が左側指数
部入力より小でいときのみグー）６−１４で有効にされ
、仮数部レジスタ５−９の出力４−１２を右に１ピント
シフトしたデータ４−１６’ｚバッファ６−１６で有効
にし、セレクタ５−１３の出力４−１８とする。セレク
タ５−１２．５−１３の出力４−１７及び４−１８を用
い、仮数部演算ユニ７）５−１４において、仮数部の演
算全行なう。
４−７．４−５０の０１１をとり、指数部の差が零か、
右９４１］指数部が左側指数部より大きい場合に、バッ
ファ６−１５を有効にし、仮数部レジスタ５−９の出力
４−１２ｅセＶツタ出力４−１８と１−る。このとき、
バッファ６−１６．６−１７の出力はグー１−６−１３
゜６−１４により無効とされる。グー）６−１０により
、４−５０．４−５１共にアクティブでない場合、すな
わち、指数部の差が２以上の場合を検出している。この
ゲート６−１０の出力はゲート６−１３により左側指数
部が右１ｊｌｌｊ指数部より大きいときに有効にされ、
この信号によりバッファ６−１７全有効にしシフタ５−
１１出力４−１４をセレクタ５−１３出力４−１８とす
る。指数部の差が±１であることを示す信号４−５１が
アクティブとなったときは、右側指数部入力が左側指数
部入力より小でいときのみグー）６−１４で有効にされ
、仮数部レジスタ５−９の出力４−１２を右に１ピント
シフトしたデータ４−１６’ｚバッファ６−１６で有効
にし、セレクタ５−１３の出力４−１８とする。セレク
タ５−１２．５−１３の出力４−１７及び４−１８を用
い、仮数部演算ユニ７）５−１４において、仮数部の演
算全行なう。
この仮数部演算ユニツ）５−１４の演算モードはモード
作成部５−２３の出力４−３０により行なわれる。第７
図にゲート作成部５−２３ｉ示す。
作成部５−２３の出力４−３０により行なわれる。第７
図にゲート作成部５−２３ｉ示す。
図において、６−３０はモード作成用ＲＯＭ、４−５３
は仮数部演舞−ユニツ）５−１４に対し、右入力から左
入力を減算することを示す、ＲＯＭ５、−３０出力、４
−５４は仮数部演算ユニット５−１４に対し、左入力と
右入力を加算することを示す、ＲＯＭ６−３０の出力、
４−５５は仮数部演算ユニン）５−１４に対し、左入力
から右入力を加算することを示す、ＲＯＭ５−３０の出
力、４−５５は仮数部演算ユニン）５−１４に対し、左
入力から右入力全減算することを示す、ＲＯＭ６−３０
の出力である。ＲＯＭ６−３０の動作を示す真理値表を
第８図に示す。
は仮数部演舞−ユニツ）５−１４に対し、右入力から左
入力を減算することを示す、ＲＯＭ５、−３０出力、４
−５４は仮数部演算ユニット５−１４に対し、左入力と
右入力を加算することを示す、ＲＯＭ６−３０の出力、
４−５５は仮数部演算ユニン）５−１４に対し、左入力
から右入力を加算することを示す、ＲＯＭ５−３０の出
力、４−５５は仮数部演算ユニン）５−１４に対し、左
入力から右入力全減算することを示す、ＲＯＭ６−３０
の出力である。ＲＯＭ６−３０の動作を示す真理値表を
第８図に示す。
仮数部演算ユニツ）５−１４の出力４−１９は正規化の
ため、正規化シフト数カウンタ５−１５に入力される。
ため、正規化シフト数カウンタ５−１５に入力される。
正規化シフト数ノ１ウンタの構成をｖＪ９図に示す。第
９図において、６−３３’はインバータ、６−３６はＮ
ＡＮＤゲート、６−３１゜６−３２はＮＯＲゲート、６
−３５は２対１のセレクタ、６−３４は仮数部演算ユニ
ット５−１４の出力４−１９の全ビットに関して正規化
シフト１１カウントするカウンタ、４−５６ 、４−５
７は仮数部演算ユニン）５−１４の出力４−１９のそわ
、ぞれＯ９１ビットである。正規化シフト数カウンタ５
−１５では仮数部演算ユニン）５−１４の出力４−１９
の先頭２ビツトヲ用いて、Ｏ〜２までの正規化シフト数
４−５９ケ作成している。
９図において、６−３３’はインバータ、６−３６はＮ
ＡＮＤゲート、６−３１゜６−３２はＮＯＲゲート、６
−３５は２対１のセレクタ、６−３４は仮数部演算ユニ
ット５−１４の出力４−１９の全ビットに関して正規化
シフト１１カウントするカウンタ、４−５６ 、４−５
７は仮数部演算ユニン）５−１４の出力４−１９のそわ
、ぞれＯ９１ビットである。正規化シフト数カウンタ５
−１５では仮数部演算ユニン）５−１４の出力４−１９
の先頭２ビツトヲ用いて、Ｏ〜２までの正規化シフト数
４−５９ケ作成している。
すなわち、インバータ６−３３、ゲート６−３１゜６−
３２により、４−５６が１″のときはｏｏｏｏｏ”金４
−５９に出力し、４−５６が０″、４−５７が″１パの
と８Ｕ″ｏｏｏｏｉ’”を、４−５６．４−５７がθ″
のと＠は００００１０”ｋ４−５９にそれぞれ出力する
。この０〜２までの正規化シフト数４−５９はカウンタ
６−３４の出力４−６０に比べ高速に出力される４、セ
レクタ６−３５により正規化シフト数４−５９と４−６
０のうちの一方がセンタトされる。
３２により、４−５６が１″のときはｏｏｏｏｏ”金４
−５９に出力し、４−５６が０″、４−５７が″１パの
と８Ｕ″ｏｏｏｏｉ’”を、４−５６．４−５７がθ″
のと＠は００００１０”ｋ４−５９にそれぞれ出力する
。この０〜２までの正規化シフト数４−５９はカウンタ
６−３４の出力４−６０に比べ高速に出力される４、セ
レクタ６−３５により正規化シフト数４−５９と４−６
０のうちの一方がセンタトされる。
セレクタ６−３５のｉｌｊ制御は、レジスタ５−２７の
出力４−３４により行なわれる。４−３４において、指
数部左右入力データの差が零を示す信号４−５０、差が
±１であることを示す信号４−５１のうちどちらかがア
クティブ゛であるｊ場合をゲート６−３６で検出してい
る。４ ５０，４ ５１のどちらかがアクティブの場合
は、セレクタ６−３５により、正規化シフト数として、
４−５９が選ばれる。それ以外の場合は、４−６０を整
び、正規化シフト数カウンタ５−１５の出力４−２０と
する。
出力４−３４により行なわれる。４−３４において、指
数部左右入力データの差が零を示す信号４−５０、差が
±１であることを示す信号４−５１のうちどちらかがア
クティブ゛であるｊ場合をゲート６−３６で検出してい
る。４ ５０，４ ５１のどちらかがアクティブの場合
は、セレクタ６−３５により、正規化シフト数として、
４−５９が選ばれる。それ以外の場合は、４−６０を整
び、正規化シフト数カウンタ５−１５の出力４−２０と
する。
このように、第２ステージ３−３の処理が終了すると、
レジスタ５−５０内答がレジスタ５−６に、正規化シフ
ト数カウンタ５−１５の出力４−２０がレジスタ５−１
６に、仮数部演算ユニフト５−１４の出力４−１９がレ
ジスタ５−１７に、符号作成ＲＯ’ＭＳ−２４の出力４
−３１がレジスタ５−２５にそれぞれセントされる。
レジスタ５−５０内答がレジスタ５−６に、正規化シフ
ト数カウンタ５−１５の出力４−２０がレジスタ５−１
６に、仮数部演算ユニフト５−１４の出力４−１９がレ
ジスタ５−１７に、符号作成ＲＯ’ＭＳ−２４の出力４
−３１がレジスタ５−２５にそれぞれセントされる。
次のマシンサイクルで、第３ステージ３−４が動作する
。第３ステージ３−４ではラッチレジスタ５−６の出力
４−９から指数部正規化減算器５−７により、レジスタ
５−１６出力４−２２はレジスタ５−１６出力４−２１
出力により、正規化７フタ５−１８で正規化が行なわれ
る。指数部正規化減算器５−７の出力４−１０、正規化
シフタ５−１８の出力４−２３、レジスタ５−２５の出
力４−３２を力ｎ算器演算結果２−３とする。
。第３ステージ３−４ではラッチレジスタ５−６の出力
４−９から指数部正規化減算器５−７により、レジスタ
５−１６出力４−２２はレジスタ５−１６出力４−２１
出力により、正規化７フタ５−１８で正規化が行なわれ
る。指数部正規化減算器５−７の出力４−１０、正規化
シフタ５−１８の出力４−２３、レジスタ５−２５の出
力４−３２を力ｎ算器演算結果２−３とする。
本発明によれば、ベクトル演算及びスカラ演算を扱うパ
イプラインカＩ］算器において、仮数部を正規化する浮
動小数点フォーマットを用いても、正規化を行なわない
場合と同じパイプライン段数で処理が可能となり、スカ
ラ演算処理速度の低下を防ぐ効果がある。
イプラインカＩ］算器において、仮数部を正規化する浮
動小数点フォーマットを用いても、正規化を行なわない
場合と同じパイプライン段数で処理が可能となり、スカ
ラ演算処理速度の低下を防ぐ効果がある。
第１図は浮動小数点データフォーマット図、第２図は本
発明のパイプライン加算器の構成図、第３図は本発明の
パイプライフカ１１算器詳細図、第４図は０，１テスト
部系統図、第５図は七Ｖクタ５−１１部系統図、第６図
は七Ｖクタ５−１３部系統図、第７図はモード作成部構
成図、第８図はモード作成用ＲＯＭ真理値図、第９図は
正規化シフト数カウンタの系統図である。 ５−２６・・・０．１テスト部、５−１２・・・セレク
タ、５−１３・・・セレクタ、５−１５・・・正規化シ
フト数カウンタ。 代理人 弁理士 尚橋明夫 ｆ］８図 第１頁の続き ■発明者高藤 政雄 ０発 明 者 原 秀 幸 日立市幸町３丁目１番１号 株式会社日立製作所日立研
究所内 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内
発明のパイプライン加算器の構成図、第３図は本発明の
パイプライフカ１１算器詳細図、第４図は０，１テスト
部系統図、第５図は七Ｖクタ５−１１部系統図、第６図
は七Ｖクタ５−１３部系統図、第７図はモード作成部構
成図、第８図はモード作成用ＲＯＭ真理値図、第９図は
正規化シフト数カウンタの系統図である。 ５−２６・・・０．１テスト部、５−１２・・・セレク
タ、５−１３・・・セレクタ、５−１５・・・正規化シ
フト数カウンタ。 代理人 弁理士 尚橋明夫 ｆ］８図 第１頁の続き ■発明者高藤 政雄 ０発 明 者 原 秀 幸 日立市幸町３丁目１番１号 株式会社日立製作所日立研
究所内 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内
Claims (1)
- 【特許請求の範囲】 １、二つの浮動小数点データの指数部の差をとる指数部
減算器、この指数部減算器の出力により桁合わせシフト
を行なう仮数部データを選ぶセレクタ、このセレクタの
出力を前記指数部減算器の出力により桁合わせする桁合
わせシフタ、仮数部の演算を行なう仮数部演算ユニット
、正規化シフト数を検出する正規化シフト数カウンタ、
演算結果の正規化シフ）を行なうための正規化シフタ、
正規化に伴う指数部補正を行なう指数部正規化減算器、
前記仮数部演算ユニットの演算モードを前記二つの浮動
小数点データの符号、大小の比較により作成する仮数部
演算ユニットモード作成器より成り、正規化された浮動
小数点データ金柑いる浮動小数点加算器において、 前記桁合わせシックの他に、桁合わせのための高速に動
作する右１ビツトシフタ、仮数部演算結果の先頭２ピン
トにより正規化シフト数をカウントするカウンタを設け
たことを特徴とするパイプライン加算器。 ２、特許請求の範囲第１項において、演算過程をステー
ジに分割し、前記各ステージの終りにＶシフタを設はパ
イプライン構成としたことを特徴とするパイプライン加
算器。 ３、特許請求の範囲第２項において、前記右１ビツトシ
フタ、前記先頭２ビツトにより正規化シフト数をカウン
トするカウンタを第２ステージに備えたことを特徴とす
るパイプライン加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17804983A JPS6072024A (ja) | 1983-09-28 | 1983-09-28 | パイプライン加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17804983A JPS6072024A (ja) | 1983-09-28 | 1983-09-28 | パイプライン加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072024A true JPS6072024A (ja) | 1985-04-24 |
Family
ID=16041701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17804983A Pending JPS6072024A (ja) | 1983-09-28 | 1983-09-28 | パイプライン加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142625A (ja) * | 1989-10-24 | 1991-06-18 | Bipolar Integrated Technol Inc | 集積浮動小数点ａｌｕアーキテクチャ |
-
1983
- 1983-09-28 JP JP17804983A patent/JPS6072024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142625A (ja) * | 1989-10-24 | 1991-06-18 | Bipolar Integrated Technol Inc | 集積浮動小数点ａｌｕアーキテクチャ |
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