JPS6072049A - 単式インライン・メモリモジユ−ル - Google Patents
単式インライン・メモリモジユ−ルInfo
- Publication number
- JPS6072049A JPS6072049A JP59181622A JP18162284A JPS6072049A JP S6072049 A JPS6072049 A JP S6072049A JP 59181622 A JP59181622 A JP 59181622A JP 18162284 A JP18162284 A JP 18162284A JP S6072049 A JPS6072049 A JP S6072049A
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- JP
- Japan
- Prior art keywords
- read
- memory chips
- memory
- input
- inputs
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1032—Simple parity
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
１’ｌ’ｌＬ、
この発明は記憶装置と９詳細には、二進語の記憶及び検
索乞与えるモジュール式記憶装置に関１−る。
索乞与えるモジュール式記憶装置に関１−る。
開示されたものは多ビツト二進語が記憶され且つ又読み
取られるメモリモジュールである。＠複数ビット二進語
は標準バイトのものと、奇偶検査のような諸目的のため
に使用てろことのできろ一つ以上の記憶ビットとからな
っている。このモジュールは、プリント基鈑に取り付け
て、これを通して電力、制御信号及び二進語の印加及び
取出し乞行うようにてればよい。
取られるメモリモジュールである。＠複数ビット二進語
は標準バイトのものと、奇偶検査のような諸目的のため
に使用てろことのできろ一つ以上の記憶ビットとからな
っている。このモジュールは、プリント基鈑に取り付け
て、これを通して電力、制御信号及び二進語の印加及び
取出し乞行うようにてればよい。
発明の概要
この発明は、それぞれが同時に一つの二進ビットヶ記憶
し又は読み取る複数の記憶素子がその電力、制御、入出
力及びその他のアクセスリード乞相互接続されていてこ
れらのリードのただ一組のものが端子において利用可能
になっているメモリモジュールである。第１の複数のそ
の記憶素子は同時にメモリモジュールに入出力されろ一
つの二進語を与えろ。更に、奇偶検査及び誤り補正のよ
うな諸目的のための別の個別メモリが付加されている。
し又は読み取る複数の記憶素子がその電力、制御、入出
力及びその他のアクセスリード乞相互接続されていてこ
れらのリードのただ一組のものが端子において利用可能
になっているメモリモジュールである。第１の複数のそ
の記憶素子は同時にメモリモジュールに入出力されろ一
つの二進語を与えろ。更に、奇偶検査及び誤り補正のよ
うな諸目的のための別の個別メモリが付加されている。
この付加的メモリはその電力及び制御リードがモジュー
ル内の他のメモリと相互接続されており、又奇偶検査用
メモリの独ユしたアクセス又はアドレス指定Ｚ可能に１
−るために別個の入出力リード及び列アドレス選択リー
ドを持っている。
ル内の他のメモリと相互接続されており、又奇偶検査用
メモリの独ユしたアクセス又はアドレス指定Ｚ可能に１
−るために別個の入出力リード及び列アドレス選択リー
ドを持っている。
この発明は図面に関連した次の詳細な説明を読めば理解
されるであろう。
されるであろう。
第１図にはこの発明の電気的構成図が示されている。こ
の発明の一実施例、１−なわち第１図に示された実施例
においては、それぞれが各記憶場所にＯ又は１の二進ビ
ットを記憶てろことのできろ８個の個別のメモリチップ
１０〜１７は８本のリードからなるアドレスリード１９
に加えられた複数ビットアドレスによってアクセスされ
る、こσ）発明のこの実施例では、メモリチップ１０〜
１７にそれぞれ単、′顛式の入出力リード２０〜２７か
与えられていて、８ビツト二進語ン構成１−ろ総計８本
の入出力リードか与えられている、モジュール６０にお
ける各メモリチップ１０〜１７の一つの入力に接続され
た制御リード２９は、各チップ１０〜１７のアドレス指
定入力に相互接続された８本のアドレスリード１９に存
在１−るアドレスによって識別された記憶場所において
読取り動作が行われているか又は書込み動作が行われて
いるかン表示する。
の発明の一実施例、１−なわち第１図に示された実施例
においては、それぞれが各記憶場所にＯ又は１の二進ビ
ットを記憶てろことのできろ８個の個別のメモリチップ
１０〜１７は８本のリードからなるアドレスリード１９
に加えられた複数ビットアドレスによってアクセスされ
る、こσ）発明のこの実施例では、メモリチップ１０〜
１７にそれぞれ単、′顛式の入出力リード２０〜２７か
与えられていて、８ビツト二進語ン構成１−ろ総計８本
の入出力リードか与えられている、モジュール６０にお
ける各メモリチップ１０〜１７の一つの入力に接続され
た制御リード２９は、各チップ１０〜１７のアドレス指
定入力に相互接続された８本のアドレスリード１９に存
在１−るアドレスによって識別された記憶場所において
読取り動作が行われているか又は書込み動作が行われて
いるかン表示する。
技術的に周知の方法で、並列に接続されているチップ１
０〜１７の同時のアドレス指定及び制御に工り８ビツト
のバイト丁なわち二進語はそれぞれの読取り又は書込み
動作のためにメモリチップ１０〜１７に記憶され又はこ
れから読み出されろことができろ。
０〜１７の同時のアドレス指定及び制御に工り８ビツト
のバイト丁なわち二進語はそれぞれの読取り又は書込み
動作のためにメモリチップ１０〜１７に記憶され又はこ
れから読み出されろことができろ。
この発明に従う実施例によれば、メモリチップ１０〜１
７と並列に同様に接続された特別のメモリチップ１８が
設けら」ｔていて、これの読書き制御卸リードはメモリ
チップ１０〜１７に接続された制御リード２９と相互接
続されており、別に列アドレス選択リードろ１ン備えて
い−る。メモリチップ１８にはデータの入力及び出力の
両方に対して共通の入出力データリード２０〜２７ビそ
れぞれ、使用しているメモリチップ１０〜１７とは異な
ってデータ入力リード２８及び別個のデータ出カリード
ロ２がある。それゆえ総計１０本の入出力データリード
２０〜２８及びろ２が図示したようにＪ モＩＪ モジ
ュール６Ｄσ）縁部に設けられて対り、８ビツト二進語
の外に、奇偶検査のような機能のための特別の第９ビツ
トがメモリモジュール６０に記憶され又はこれから読み
出される。メモリチップ１８に対しては奇偶検査のため
に独立の動作を行えるように別個の列アドレス選択リー
ドろ１が設けられている。
７と並列に同様に接続された特別のメモリチップ１８が
設けら」ｔていて、これの読書き制御卸リードはメモリ
チップ１０〜１７に接続された制御リード２９と相互接
続されており、別に列アドレス選択リードろ１ン備えて
い−る。メモリチップ１８にはデータの入力及び出力の
両方に対して共通の入出力データリード２０〜２７ビそ
れぞれ、使用しているメモリチップ１０〜１７とは異な
ってデータ入力リード２８及び別個のデータ出カリード
ロ２がある。それゆえ総計１０本の入出力データリード
２０〜２８及びろ２が図示したようにＪ モＩＪ モジ
ュール６Ｄσ）縁部に設けられて対り、８ビツト二進語
の外に、奇偶検査のような機能のための特別の第９ビツ
トがメモリモジュール６０に記憶され又はこれから読み
出される。メモリチップ１８に対しては奇偶検査のため
に独立の動作を行えるように別個の列アドレス選択リー
ドろ１が設けられている。
メモリチップ１０〜１７及び１８におけろ特定σ）アド
レス場所［８ビツト・バイトで構成された二進語と第９
パリテイピツト？記憶てることか望まれる場合には、共
通の入出力リード２０〜２７と入力リード２８とに接続
されたメモリモジュール６０の縁部にある端子に二進ビ
ットが加えられる。９個の二進ビットのそれぞれはそれ
によって各メモリチップ１０〜１８θ）入力に加えられ
ろ。
レス場所［８ビツト・バイトで構成された二進語と第９
パリテイピツト？記憶てることか望まれる場合には、共
通の入出力リード２０〜２７と入力リード２８とに接続
されたメモリモジュール６０の縁部にある端子に二進ビ
ットが加えられる。９個の二進ビットのそれぞれはそれ
によって各メモリチップ１０〜１８θ）入力に加えられ
ろ。
次にメモリモジュール６０の総計の端子において制（１
１１１リ一ド２９ＭＣ加えられろが、この制御リード２
９はチップ１０〜１８の読書き制御人力に接続３れてい
る。最後に、やはりメモリモジュール６００縁部にある
多重アドレスリード１９に複数ビット二進アドレスが加
えられるが、このアドレス指足り一ドは各メモリチップ
１０〜１８のアドレス指定入力に接続されている。メモ
リモジュールろＯの適当な端子に加えられた前記のてべ
ての信号に応答して、入出力リード２０〜２７におけろ
二進語及び入力リード２８においｊ−ろ特別の二進ビッ
トがそれぞれメモリチップ１０〜１７において、アドレ
スリード１９におけろ二進数によって表示されたアドレ
スの所に記憶されろ。
１１１リ一ド２９ＭＣ加えられろが、この制御リード２
９はチップ１０〜１８の読書き制御人力に接続３れてい
る。最後に、やはりメモリモジュール６００縁部にある
多重アドレスリード１９に複数ビット二進アドレスが加
えられるが、このアドレス指足り一ドは各メモリチップ
１０〜１８のアドレス指定入力に接続されている。メモ
リモジュールろＯの適当な端子に加えられた前記のてべ
ての信号に応答して、入出力リード２０〜２７におけろ
二進語及び入力リード２８においｊ−ろ特別の二進ビッ
トがそれぞれメモリチップ１０〜１７において、アドレ
スリード１９におけろ二進数によって表示されたアドレ
スの所に記憶されろ。
同様に、メモリモジュール６０から二進語７読み取るこ
とが望まれろ場合には、読書き制御ＩＪ−ド２９に読取
り信号が加えられ且つアドレスリード１９に二進アドレ
スが加えられろ。これに応答して、メモリモジュールろ
０において表示アドレスの所に記憶された二進語がメモ
リチップ１０〜１７及び１８からそれぞれ入出力リード
２０〜２７及び出力リードろ２へとも元み出される。
とが望まれろ場合には、読書き制御ＩＪ−ド２９に読取
り信号が加えられ且つアドレスリード１９に二進アドレ
スが加えられろ。これに応答して、メモリモジュールろ
０において表示アドレスの所に記憶された二進語がメモ
リチップ１０〜１７及び１８からそれぞれ入出力リード
２０〜２７及び出力リードろ２へとも元み出される。
第２図７見ると、この発明のメモリモジュールろＤの物
理的配置が示されてい石。９個σ）メモリチップ１０〜
１８はプリント基板又はセラミックであろような基板に
取り付けられている。メモリチップ１０〜１８は、テキ
サス・インスツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕ
ｍｅｎｔｓ ）から入手可能であり且つ又聞もなくナシ
ョナル−セミコンダクタ（Ｎａｔｉｏｎａｌ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ）、モトローラ（Ｍｏｔｏｒｏｌ
ａ ）、及びエイエムディー（ＡＭＤ）のようなその他
の会社から入手１″ろことかできろ。
理的配置が示されてい石。９個σ）メモリチップ１０〜
１８はプリント基板又はセラミックであろような基板に
取り付けられている。メモリチップ１０〜１８は、テキ
サス・インスツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕ
ｍｅｎｔｓ ）から入手可能であり且つ又聞もなくナシ
ョナル−セミコンダクタ（Ｎａｔｉｏｎａｌ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ）、モトローラ（Ｍｏｔｏｒｏｌ
ａ ）、及びエイエムディー（ＡＭＤ）のようなその他
の会社から入手１″ろことかできろ。
小形プラスチック製リード付きチップ保持具に都合よ（
収納されたダイナミックＲＡＭ（Ｄ−ＲＡＭ）でよい。
収納されたダイナミックＲＡＭ（Ｄ−ＲＡＭ）でよい。
またモジュールろＯの基板上には、０１ないし０．２２
μＦの値乞持ち、且つ過渡的電圧スパイクを抑制御−る
ためにメモリチップ１０〜１８のそれぞれのものの間に
接続されている小形の減結合用磁器コンデンサ３３〜４
０が取り付けられている。小形のＤ −ＲＡ Ｍ及び小
形のコンデンサで使用てることによって、モジュール３
０は４分の６インチ×６インチの程度の物理的寸法であ
りながら大きい記憶容量７持つことができる。このモノ
ニールで６万４千語が現在可能であり、又モジュール６
０の物理的寸法をわずかに大きく１−るだけで２５万６
千バイトが実現可能である。
μＦの値乞持ち、且つ過渡的電圧スパイクを抑制御−る
ためにメモリチップ１０〜１８のそれぞれのものの間に
接続されている小形の減結合用磁器コンデンサ３３〜４
０が取り付けられている。小形のＤ −ＲＡ Ｍ及び小
形のコンデンサで使用てることによって、モジュール３
０は４分の６インチ×６インチの程度の物理的寸法であ
りながら大きい記憶容量７持つことができる。このモノ
ニールで６万４千語が現在可能であり、又モジュール６
０の物理的寸法をわずかに大きく１−るだけで２５万６
千バイトが実現可能である。
この発明では、モジュール３０の縁部にあるわずか６０
の端子によりモジュール３０におけろ記憶素子１０〜１
８の入力、出力及び制御７行うことができる。プリント
基板上に行及び列に取り付けられた通常の二車インライ
ン端子パッケージにおけるメモリチップの代わりにモジ
ュール６０乞使用でれば従来の回路組立技術に比べて８
倍θ）密度増加が可能である。
の端子によりモジュール３０におけろ記憶素子１０〜１
８の入力、出力及び制御７行うことができる。プリント
基板上に行及び列に取り付けられた通常の二車インライ
ン端子パッケージにおけるメモリチップの代わりにモジ
ュール６０乞使用でれば従来の回路組立技術に比べて８
倍θ）密度増加が可能である。
更に、特別のメモリチップケ設けることによって奇偶検
査２行うことができろ。特別メモリチップの制御７別に
′ｆろことによってシステム設計者はハＩＪティ動作の
設計乞一層自由に行うことができろ。
査２行うことができろ。特別メモリチップの制御７別に
′ｆろことによってシステム設計者はハＩＪティ動作の
設計乞一層自由に行うことができろ。
これまで説明してきたものはこの発明に従う実施例であ
るが、この発明の精神又は範囲から外れろことなく多く
の変更乞行い得ることは当業者にとって明らかであろう
。奇偶検査又はその他の目的のために二つ以上のビット
乞使用してもよい。
るが、この発明の精神又は範囲から外れろことなく多く
の変更乞行い得ることは当業者にとって明らかであろう
。奇偶検査又はその他の目的のために二つ以上のビット
乞使用してもよい。
更に、個別のメモリチップＺ使用てろ代わりに、パッケ
ージされていないダイン基板に取り付けて、混成集積回
路パッケージ又は大規模集積回路パッケージの形でこの
発明乞実現てるようにしてもよ１、１゜
ージされていないダイン基板に取り付けて、混成集積回
路パッケージ又は大規模集積回路パッケージの形でこの
発明乞実現てるようにしてもよ１、１゜
第１図はこの発明の新規なメモリモジュールの電気的構
成図である。 第２図は第１図のモジュールの（幾械的配置図である。 これらの図面において、１０〜１７はメモリチップ、１
８はメモリチップ、１９はアドレスリード、２０〜２７
はデータ入出力リード、２８はデータ入力リード、２９
は制御リード、３０はモジュール、３１は列アドレス選
択リード、６２はデータ出力リード、３６〜４０は減結
合用磁器コンデンサを示て。 （外５名）
成図である。 第２図は第１図のモジュールの（幾械的配置図である。 これらの図面において、１０〜１７はメモリチップ、１
８はメモリチップ、１９はアドレスリード、２０〜２７
はデータ入出力リード、２８はデータ入力リード、２９
は制御リード、３０はモジュール、３１は列アドレス選
択リード、６２はデータ出力リード、３６〜４０は減結
合用磁器コンデンサを示て。 （外５名）
Claims (3)
- （１）それぞれが入出力及び制御入力を持っている第１
の複数のデータメモリチップと、前記の複数のメモリチ
ップン取り付は且つこれの制御入カン相互接続して１語
のディジタル情報が同時に前記のメモリチップに入力又
は出力てろことができろように１−るための取付装置で
あって、前記の第１複数メモリチツプの前記の入力、出
力及び制御入力へのアクセス？与えてこれにより前記の
語のディジタル′清報を前記の第１複数メモリチツプに
書き込んだりこれから読み取ったりすることができろよ
うにするための端子装置ン含んでいる前記の取付装置と
、 誤り補正及び検出情報乞記憶′１−るだめの補助的メモ
リチップであって、前記の取付装置に取り付けられてお
り且つそれの制御入力が前記の第１複数メモリチツプの
割１卸入力に相互接続されてぃろ前記の補助的メモリチ
ップと、 を備えているメモリモジュール。 - （２） それぞれがデータ入出力、読書き及びアドレス
指定制御入力を持っている第１の複数のデータメモリチ
ップと、 前記の第１複数メモリチツプを取り付は且つこ −れの
読書き及びアドレス指定制御入力欠相互接続した１語の
ディジタル情報が同時に前記の第１複数メモリチツプに
書き込まれたりこれから読み出されたりできるように１
−ろための取付装置であって、前記の複数メモリチップ
のそれぞれのものの前記の入出力、読書き及びアドレス
指定入力へθ）接続乞与えてこれにより前記の語のディ
ジタル情報を前記の複数第１メモリチツプに書き込んだ
りこれが読み取ったりできるようにするだめの端子装置
ン含んでいる前記の取付装置と、 前記の語のディジタル情報に付属てる情報を記憶−ｆろ
だめの補助的記憶装置であって、前記の取付装置に取り
付けられており、前記の第１複数メモリチツプの読書き
入力に相互接続された読書き入力乞持っており、且つ前
記の付属情報の読取り及び書込みを自由に行うために前
記の端子装置を通してアクセスすることのできろアドレ
ス指定制御入力を持っている前記の補助的記憶装置と、
乞備えているメモリモジュール。 - （３）前記の補助的記憶装置が、前記の語のディジタル
情報の前記の第１複数メモリチツプへの書込み又はこれ
からの読出しの時点以外の時点において前記の補助的メ
モリチップに書き込まれ又はこれから読み出されるかも
しれない誤り補正及び検出情報を記憶してこれにより前
記の誤り検出及び補正動作ン容易に−ｆろようにてるだ
めの補助的メモリチップからなっている、特許請求の範
囲第２項に記載のメモリモジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52881783A | 1983-09-02 | 1983-09-02 | |
| US528817 | 1983-09-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072049A true JPS6072049A (ja) | 1985-04-24 |
Family
ID=24107312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181622A Pending JPS6072049A (ja) | 1983-09-02 | 1984-08-30 | 単式インライン・メモリモジユ−ル |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0135821A2 (ja) |
| JP (1) | JPS6072049A (ja) |
| CA (1) | CA1232355A (ja) |
| DE (1) | DE8422792U1 (ja) |
| GB (1) | GB2146148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012177964A (ja) * | 2011-02-25 | 2012-09-13 | Nec Computertechno Ltd | メモリシステム及びメモリモジュール制御方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2645320B1 (fr) * | 1989-03-31 | 1993-09-03 | Gen Electric Cgr | Module memoire compact pour carte de memoire de donnees d'un processeur d'images |
| KR100335504B1 (ko) * | 2000-06-30 | 2002-05-09 | 윤종용 | 제어 및 어드레스 버스를 공유하는 2채널 메모리 시스템및 이에 채용되는 메모리 모듈 |
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| JPS58127259A (ja) * | 1981-11-24 | 1983-07-29 | ハネイウエル・インフオメ−シヨン・システムス・イタリア・エス・ピ−・ア | デ−タ処理システムにおけるメモリモジユ−ル選択及び再構成装置 |
| JPH07117198A (ja) * | 1993-10-25 | 1995-05-09 | Mitsubishi Chem Corp | ポリアミド系積層二軸延伸フイルム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| IT1108375B (it) * | 1978-03-09 | 1985-12-09 | Cselt Centro Studi Lab Telecom | Memoria di massa allo stato solido con autocorrezione e organizzata a parole per un sistema di controllo a programma registrato |
| IT1109655B (it) * | 1978-06-28 | 1985-12-23 | Cselt Centro Studi Lab Telecom | Memoria di massa allo stato solido organizzata a bit autocorrettiva e riconfigurabile per un sistema di controllo a programma registrato |
| US4319356A (en) * | 1979-12-19 | 1982-03-09 | Ncr Corporation | Self-correcting memory system |
-
1984
- 1984-07-16 CA CA000458952A patent/CA1232355A/en not_active Expired
- 1984-07-17 GB GB08418183A patent/GB2146148A/en not_active Withdrawn
- 1984-07-31 DE DE19848422792U patent/DE8422792U1/de not_active Expired
- 1984-08-24 EP EP84110137A patent/EP0135821A2/en not_active Withdrawn
- 1984-08-30 JP JP59181622A patent/JPS6072049A/ja active Pending
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|---|---|---|---|---|
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|---|---|
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| GB2146148A (en) | 1985-04-11 |
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