JPS6072257A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6072257A JPS6072257A JP58179601A JP17960183A JPS6072257A JP S6072257 A JPS6072257 A JP S6072257A JP 58179601 A JP58179601 A JP 58179601A JP 17960183 A JP17960183 A JP 17960183A JP S6072257 A JPS6072257 A JP S6072257A
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- circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術午汁〕
本発明は論理遅延回路を有する半導体集積回路に関する
。
。
従来、半導体集積回路は益々高集積密度化が要求され、
その要求に従って微細加工技術が進展しているが、一方
、半導体基板への素子の配置に無駄はないかというレイ
アウトの面からも高集積密度化が検討されている。
その要求に従って微細加工技術が進展しているが、一方
、半導体基板への素子の配置に無駄はないかというレイ
アウトの面からも高集積密度化が検討されている。
第１図（ａ）、 （ｂ）は従来の半導体集積回路の第１
の例に用いられた論理遅延回路のレイアウト図とその回
路図である。
の例に用いられた論理遅延回路のレイアウト図とその回
路図である。
この半導体集積回路はｎチャネルＭＯ８）ランジスタ（
以下ｎＭＯ８Ｔという、、）とｐチャネルＭＯ８）ラン
ジスタ（以下ｐＭＯ８Ｔという）とからなる０ＭＯ８）
ランジスタで構成され、ｐＭＯ８Ｔ１１１．１１２はｐ
ＭＯ８Ｔ形成領域１１に形成され、開口部７１を介して
給電配線３１に、開口部９１を介して出力配線５１に接
続する。ｎ ＭＯＳ Ｔ２１１．２１２はｎ ＭＯＳ
Ｔ形成領域２１に形成され、開口部８１を介して給電配
線４１に、開口部１０１を介して出力配線５１に接続す
る。出力配線５１はｐＭＯ８Ｔ １１１ 、１．１２と
ｎＭＯ８Ｔ ２１１゜２１２に対して共通になっている
。ｐＭＯ８Ｔ １１１゜１１２、ｎＭＯ８Ｔ２１１，２
１２の各々のゲートに入力するだめのゲート配線６１は
第１配線層で、前出の給電配線３１．４１及び出力配線
５１は第２配線層で形成される。ゲート配線６１とｐＭ
Ｏ８Ｔ形成領域１１とが取なる領域にｐＭＯ８Ｔ １１
１ 。
以下ｎＭＯ８Ｔという、、）とｐチャネルＭＯ８）ラン
ジスタ（以下ｐＭＯ８Ｔという）とからなる０ＭＯ８）
ランジスタで構成され、ｐＭＯ８Ｔ１１１．１１２はｐ
ＭＯ８Ｔ形成領域１１に形成され、開口部７１を介して
給電配線３１に、開口部９１を介して出力配線５１に接
続する。ｎ ＭＯＳ Ｔ２１１．２１２はｎ ＭＯＳ
Ｔ形成領域２１に形成され、開口部８１を介して給電配
線４１に、開口部１０１を介して出力配線５１に接続す
る。出力配線５１はｐＭＯ８Ｔ １１１ 、１．１２と
ｎＭＯ８Ｔ ２１１゜２１２に対して共通になっている
。ｐＭＯ８Ｔ １１１゜１１２、ｎＭＯ８Ｔ２１１，２
１２の各々のゲートに入力するだめのゲート配線６１は
第１配線層で、前出の給電配線３１．４１及び出力配線
５１は第２配線層で形成される。ゲート配線６１とｐＭ
Ｏ８Ｔ形成領域１１とが取なる領域にｐＭＯ８Ｔ １１
１ 。
１１２のチャネル領域が、ゲート配線６１とｎＭＯ８Ｔ
形成領域２１とが重なる領域に１ＭＯ８Ｔ２１１．２１
２のチャネル領域が形成され第１図の）に示す論理遅延
回路が構成される。なお、ＭＯ８ＴＯ８類域１１．１２
のチャネル領域となる部分以外の領域はソース・ドレイ
ン拡散領域から形成される。
形成領域２１とが重なる領域に１ＭＯ８Ｔ２１１．２１
２のチャネル領域が形成され第１図の）に示す論理遅延
回路が構成される。なお、ＭＯ８ＴＯ８類域１１．１２
のチャネル領域となる部分以外の領域はソース・ドレイ
ン拡散領域から形成される。
第２図（ａ）、Φ）は、この半導体集積回路の論理回路
を構成するための単位ＭＯ８）ランレスタのレイアウト
図とその回路図である。同図（ａ）において、１０はｐ
ＭＯＳ Ｔ形成領域、２０はｎＭｏ５’ｒ形成領域、
３０．４０は第２の配線層を用いた給Ｙ１℃配線、６０
は第１の配線層からなるゲート配線、５０は第２の配線
層からなる出力配線、７０，８０，９０゜１００は接続
用１ｉｉ Ｃ１部テ、ｐＭＯ８Ｔ 形成領域１０ とゲ
ート配線６０との重なる’ｌｉＱ域にｐＭＯ８Ｔ Ｉ
］ Ｏのチャネル領域が、ｎＭＯ３Ｔ形成領域２０とゲ
ート配線６０との重なう領域にｎＭＯ８Ｔ ２ ］、Ｏ
のチャネル領域が形成され、同図の）の回路が・ｆ）ら
ＪＬる。
を構成するための単位ＭＯ８）ランレスタのレイアウト
図とその回路図である。同図（ａ）において、１０はｐ
ＭＯＳ Ｔ形成領域、２０はｎＭｏ５’ｒ形成領域、
３０．４０は第２の配線層を用いた給Ｙ１℃配線、６０
は第１の配線層からなるゲート配線、５０は第２の配線
層からなる出力配線、７０，８０，９０゜１００は接続
用１ｉｉ Ｃ１部テ、ｐＭＯ８Ｔ 形成領域１０ とゲ
ート配線６０との重なる’ｌｉＱ域にｐＭＯ８Ｔ Ｉ
］ Ｏのチャネル領域が、ｎＭＯ３Ｔ形成領域２０とゲ
ート配線６０との重なう領域にｎＭＯ８Ｔ ２ ］、Ｏ
のチャネル領域が形成され、同図の）の回路が・ｆ）ら
ＪＬる。
第１図で示すｐＭＯ８Ｔ ］、 １１．１１２及び１１
・ＭＯ８Ｔ２１１，２１２は第２図で示す９ＭＯ８Ｔ１
１０及びｎ工〜ｌ０８Ｔ ２１０よシそれぞれチャネル
幅は狭く構成されていて、第１図の論理遅延回路は、第
２図の論理回路と比較して分るように、レイアウト上の
面積にトランジスタとして使用されない無駄な面積が多
い構成となっている。
・ＭＯ８Ｔ２１１，２１２は第２図で示す９ＭＯ８Ｔ１
１０及びｎ工〜ｌ０８Ｔ ２１０よシそれぞれチャネル
幅は狭く構成されていて、第１図の論理遅延回路は、第
２図の論理回路と比較して分るように、レイアウト上の
面積にトランジスタとして使用されない無駄な面積が多
い構成となっている。
第３図（ａ）、Φ）及び第４図（ａ）、 （ｂ）はそれ
ぞれ従来の第２及び第３の例に用いられた論理遅延回路
のレイアウト図とその回路図を示したもので、構成ＭＯ
８Ｔが第３図（ａ）、 （１））は３段積みの、第４図
（ａ）、（ｂ）は５段積みの場合をそれぞれ表わしてい
る。
ぞれ従来の第２及び第３の例に用いられた論理遅延回路
のレイアウト図とその回路図を示したもので、構成ＭＯ
８Ｔが第３図（ａ）、 （１））は３段積みの、第４図
（ａ）、（ｂ）は５段積みの場合をそれぞれ表わしてい
る。
これら両図において、１２．１３はｐＭＯ８Ｔ形成領域
、２２．２３はｎＭＯ８Ｔ形成領域、３２゜３３．４２
．４３は第２の配線層を用い／こ給電配線、５２．５３
は第２配線層を用いた出力配線、６２．６３は第１の配
線ＪＭを用いたゲート配線、７２．７３，８２，８３，
９２，９３，１０２゜１’ ０３Ｍ０８Ｔ形成領域と給
電配線及び出力配線との殊接続用開口部である。そして
第３図（ａ）においてｐＭＯ８形成領域１２とゲート配
線６２の重なる領域にＩ）ＭＯ８Ｔ１１３，１１４．Ｉ
Ｉｓのチャネル領域が、ｎＭＯ８Ｔ形成領域２２とゲー
ト配線６２の重なる領域にｎＭＯ８Ｔ ２１３，２１４
゜２１５のチャネル領域がそれぞれ形成されて、第３図
中）に示す回路が得られる。第４図（ａ）においても第
３図（ａ）の場合と同様にして第４図の）に示すｐＭＯ
８Ｔ １１６〜１２０とｎＭＯ８Ｔ２１６〜２２゜から
なる回路が得られる。
、２２．２３はｎＭＯ８Ｔ形成領域、３２゜３３．４２
．４３は第２の配線層を用い／こ給電配線、５２．５３
は第２配線層を用いた出力配線、６２．６３は第１の配
線ＪＭを用いたゲート配線、７２．７３，８２，８３，
９２，９３，１０２゜１’ ０３Ｍ０８Ｔ形成領域と給
電配線及び出力配線との殊接続用開口部である。そして
第３図（ａ）においてｐＭＯ８形成領域１２とゲート配
線６２の重なる領域にＩ）ＭＯ８Ｔ１１３，１１４．Ｉ
Ｉｓのチャネル領域が、ｎＭＯ８Ｔ形成領域２２とゲー
ト配線６２の重なる領域にｎＭＯ８Ｔ ２１３，２１４
゜２１５のチャネル領域がそれぞれ形成されて、第３図
中）に示す回路が得られる。第４図（ａ）においても第
３図（ａ）の場合と同様にして第４図の）に示すｐＭＯ
８Ｔ １１６〜１２０とｎＭＯ８Ｔ２１６〜２２゜から
なる回路が得られる。
上記から明らかなように、第３図（ａ）、？４４図（ａ
）に示すレイアウトは、Ｉ＼（Ｏ８Ｔの数に対応して４
１図（ａ）に示したし・ｆアウトを注目１１へ延展した
構成となっておシ、４ｔＰｇ成ＭＯ８Ｔの数がＪ曽す程
無１す（な面イ責が増大されることが分る。
）に示すレイアウトは、Ｉ＼（Ｏ８Ｔの数に対応して４
１図（ａ）に示したし・ｆアウトを注目１１へ延展した
構成となっておシ、４ｔＰｇ成ＭＯ８Ｔの数がＪ曽す程
無１す（な面イ責が増大されることが分る。
以上説明したとおシ、従来の論理１字延回路を１■する
半導体集積回路は、論理遅延回路のレイアウトに無駄な
面１丘が生じ、Ａｖｉ￥度化をｈ１４ ’１．７すると
いう欠点がある。
半導体集積回路は、論理遅延回路のレイアウトに無駄な
面１丘が生じ、Ａｖｉ￥度化をｈ１４ ’１．７すると
いう欠点がある。
〔発明の目的〕
本発明の目的は、上記欠点ｔ・１虻去することによシ、
レイアウト上の面相の無駄を少なくし興イ責密度を向上
させた論理仔に！ε回路″に刊する半導体・ｌ’： ｒ
ｉＴ回路を提供することにある。
レイアウト上の面相の無駄を少なくし興イ責密度を向上
させた論理仔に！ε回路″に刊する半導体・ｌ’： ｒ
ｉＴ回路を提供することにある。
複数の逆導電型の絶縁ゲート型亀界効果トランジスタの
縦続接続回路を縦続接η’ｒ’ｅシてなる論理遅延回路
を有する半導体集積回路において、前記論理遅延回路が
繰返し波形状の平面形状を有するトランジスタ形成領域
に配列された前記絶縁ゲート型電界効果トランジスタか
ら形成されることがら購成される。
縦続接続回路を縦続接η’ｒ’ｅシてなる論理遅延回路
を有する半導体集積回路において、前記論理遅延回路が
繰返し波形状の平面形状を有するトランジスタ形成領域
に配列された前記絶縁ゲート型電界効果トランジスタか
ら形成されることがら購成される。
以下、不発明の実施レリについて図面を参照して説明す
る。
る。
第５図（ａ）は本発明の４１の実施列に用いられる論理
遅延回路のレイアウト図、第５図中）はその回路図でち
る。
遅延回路のレイアウト図、第５図中）はその回路図でち
る。
ｎＭＯ８Ｔ ２２１，２２２の樅、続接続回路をｉｔ
Ｅ ｊ娶面形状を有するｐ Ｍ、０８ Ｔ形成領域１４
及びｎ ＭＯ８Ｔ形成領域２４にそれぞれ配列されたｐ
ＭＯ８Ｔ １２１１２２及びｎｆｓｉＯ８Ｔ ２２１
、２２２から形成さｉすることがら開成される。
Ｅ ｊ娶面形状を有するｐ Ｍ、０８ Ｔ形成領域１４
及びｎ ＭＯ８Ｔ形成領域２４にそれぞれ配列されたｐ
ＭＯ８Ｔ １２１１２２及びｎｆｓｉＯ８Ｔ ２２１
、２２２から形成さｉすることがら開成される。
本実施例の論理遅延回路は、第１図（ａ）、Φ）に示し
た従来例に対応してなされたものであり、３４゜４４は
実質平行に配置された第２の配線層を用いた給電配線、
５４は第２の配線層を用いた出力配線、６４は第１の配
線層を用いたゲート配線、７４゜８４．９４，１０４は
トランジスタ形成領域１４゜２４と給電配線３４，４４
．出力配線５４との接続用開口部である。そして、９Ｍ
Ｏ８Ｔ１２１゜１２２はゲート配線６４とｐＭＯ８Ｔ形
成領域３４とが重なる領域にそれぞれのチャネル領域が
形成され、ｎＭＯ８Ｔ ２２１，２２２はゲート配線６
４とｎＭＯ８Ｔ形成領域２４とが重なる領域にそれぞれ
のチャネル領域が形成され、第５図（＋））に示す論理
遅延゛回路が得られる。
た従来例に対応してなされたものであり、３４゜４４は
実質平行に配置された第２の配線層を用いた給電配線、
５４は第２の配線層を用いた出力配線、６４は第１の配
線層を用いたゲート配線、７４゜８４．９４，１０４は
トランジスタ形成領域１４゜２４と給電配線３４，４４
．出力配線５４との接続用開口部である。そして、９Ｍ
Ｏ８Ｔ１２１゜１２２はゲート配線６４とｐＭＯ８Ｔ形
成領域３４とが重なる領域にそれぞれのチャネル領域が
形成され、ｎＭＯ８Ｔ ２２１，２２２はゲート配線６
４とｎＭＯ８Ｔ形成領域２４とが重なる領域にそれぞれ
のチャネル領域が形成され、第５図（＋））に示す論理
遅延゛回路が得られる。
本実施例の論理遅延回路を第１図（ａ）に示す従来例の
論理遅延回路と比較すると、ＭＯ８Ｔの大きさくチャネ
ル幅とチャネル長さ）を等しいとして、（第１図（ａ）
と第５図（ａ）ではＭＯＳ Ｔの大きさは等しくしであ
る。）本実施例のレイアウトが従来例に比べてレイアウ
ト上の面積の無駄が少ないことがＭＯ８Ｔを横に並べて
いるのに対し、本実施例では同一のゲート配線上に縦に
並べて配置されているためである。
論理遅延回路と比較すると、ＭＯ８Ｔの大きさくチャネ
ル幅とチャネル長さ）を等しいとして、（第１図（ａ）
と第５図（ａ）ではＭＯＳ Ｔの大きさは等しくしであ
る。）本実施例のレイアウトが従来例に比べてレイアウ
ト上の面積の無駄が少ないことがＭＯ８Ｔを横に並べて
いるのに対し、本実施例では同一のゲート配線上に縦に
並べて配置されているためである。
第す図（ａ）は本発明の第２の実施例に用いられる論理
遅延回路のレイアウト図、第６図中）はその回路図であ
る。第２の配線層を用いた２個の給電配線３５．４５と
、第１の配線層を用いたゲート配線６５と繰返し矩形波
状の平面形状を有するｐＭＯ８Ｔ形成領域１５、ｎ Ｍ
ＯＳ Ｔ形成娩域２５と、第２の配線層を用いた出力配
線５５と、Ｍ、Ｏ８Ｔ領域上１５．２’５を横切ってゲ
ート配線６５に接続されている／εＢ１の配線層を用い
たゲート配線１６１．１６２と、ＭＯ８Ｔ形成領截１５
，２５と給電配線３５．４５及び出力配線５５との接続
用開口部７５，８５，９５，１０５とから右゛Ｉ成され
、ゲート配線６５とｐＭＯ８Ｔ形成領域１５とが重なる
領域にｐＭＯ８Ｔ １２３．’１２５のチャネル領域が
、ゲート配録１６１とｐ ＭＯ８Ｔ形成領域１５と旙遅
延回路が得られる。
遅延回路のレイアウト図、第６図中）はその回路図であ
る。第２の配線層を用いた２個の給電配線３５．４５と
、第１の配線層を用いたゲート配線６５と繰返し矩形波
状の平面形状を有するｐＭＯ８Ｔ形成領域１５、ｎ Ｍ
ＯＳ Ｔ形成娩域２５と、第２の配線層を用いた出力配
線５５と、Ｍ、Ｏ８Ｔ領域上１５．２’５を横切ってゲ
ート配線６５に接続されている／εＢ１の配線層を用い
たゲート配線１６１．１６２と、ＭＯ８Ｔ形成領截１５
，２５と給電配線３５．４５及び出力配線５５との接続
用開口部７５，８５，９５，１０５とから右゛Ｉ成され
、ゲート配線６５とｐＭＯ８Ｔ形成領域１５とが重なる
領域にｐＭＯ８Ｔ １２３．’１２５のチャネル領域が
、ゲート配録１６１とｐ ＭＯ８Ｔ形成領域１５と旙遅
延回路が得られる。
本実施例の論理遅延回路は、第３図（ａ）に示した従来
例の論理遅延回路に対してなされたもので、ＭＯ８Ｔの
大きさを等しく描いである同図と比較してレイアウト上
の無駄な面積が非常に少なくなっていることが分る。
例の論理遅延回路に対してなされたもので、ＭＯ８Ｔの
大きさを等しく描いである同図と比較してレイアウト上
の無駄な面積が非常に少なくなっていることが分る。
第９図（ａ）は本発明の第３の実施例に用いられる論理
遅延回路のレイアウト図、第７図中）はその回路図゛で
ある。第２の配線層を用いた２個の給電配線３６．４６
と、第」の配線層を用いたゲート配線６６と、繰返し矩
形波状の平面形状をイ１するｐＭＯ８Ｔ形成領域１６、
ｎ ＭＯ８Ｔ形成領域２６と、第２の配線層を用いた出
力配線５６と、ＭＯ８Ｔ形成領域１６．２６上を横切っ
てゲート配線６６に接続されている第１の配線層を用い
たゲート配線４ｂ及び出力配＠５６との接続用開口部７
６．８６゜９６，１０６とから構成され、ゲート配線６
６とｐＭＯ８Ｔ形成領映１６とが重なる領域にｐＭＯ８
Ｔ１２７．１２９のチャネル留域が、ゲート配線１６３
．１６４，１６５とｐ ＭＯＳ Ｔ形成領域１６とカＭ
ｉ７ＡｆｆｏＩ；、Ｋ ｐＭＯ８Ｔ １２６ 、 １２
８ 、１３０のチャネル領域が、ゲート配糾層６６とｎ
ＭＯ８Ｔ形成領域２６とが重なる領域にｎＭＯ８Ｔ ２
２７ 。
遅延回路のレイアウト図、第７図中）はその回路図゛で
ある。第２の配線層を用いた２個の給電配線３６．４６
と、第」の配線層を用いたゲート配線６６と、繰返し矩
形波状の平面形状をイ１するｐＭＯ８Ｔ形成領域１６、
ｎ ＭＯ８Ｔ形成領域２６と、第２の配線層を用いた出
力配線５６と、ＭＯ８Ｔ形成領域１６．２６上を横切っ
てゲート配線６６に接続されている第１の配線層を用い
たゲート配線４ｂ及び出力配＠５６との接続用開口部７
６．８６゜９６，１０６とから構成され、ゲート配線６
６とｐＭＯ８Ｔ形成領映１６とが重なる領域にｐＭＯ８
Ｔ１２７．１２９のチャネル留域が、ゲート配線１６３
．１６４，１６５とｐ ＭＯＳ Ｔ形成領域１６とカＭ
ｉ７ＡｆｆｏＩ；、Ｋ ｐＭＯ８Ｔ １２６ 、 １２
８ 、１３０のチャネル領域が、ゲート配糾層６６とｎ
ＭＯ８Ｔ形成領域２６とが重なる領域にｎＭＯ８Ｔ ２
２７ 。
２２９のチャネル領域が、ゲート配線１６６、１６７゜
１６８とｎ ＭＯ８Ｔ形成領域２６とが重なる領域にｎ
ＭＯ８Ｔ２２６，２２８，２３０のｆヤネル領域が形成
され、第７図中）に示すよう５段積みの論理遅延回路が
得られる。
１６８とｎ ＭＯ８Ｔ形成領域２６とが重なる領域にｎ
ＭＯ８Ｔ２２６，２２８，２３０のｆヤネル領域が形成
され、第７図中）に示すよう５段積みの論理遅延回路が
得られる。
本実施例の論理遅延回路は、第４１図（ａ）に示した従
来例の論理遅延回路対してなされたもので、ＭＯ８Ｔの
大きさを等しく描いである同図と比・咬して、レイアウ
ト上の無、駄な面積がふめて少なくなっていることが分
る。
来例の論理遅延回路対してなされたもので、ＭＯ８Ｔの
大きさを等しく描いである同図と比・咬して、レイアウ
ト上の無、駄な面積がふめて少なくなっていることが分
る。
すなわち、論理遅延回路の構成ＭＯ８Ｔの段数が多くな
る種本発明に用いられる論理遅延回路は、レイアウト上
の無駄な面積を小さくすることができる。
る種本発明に用いられる論理遅延回路は、レイアウト上
の無駄な面積を小さくすることができる。
なお、上記実施例に用いられるＭＯ８Ｔの大きさは、論
理回路本体に用いられるＭＯ８Ｔ、ｌニジも小さいもの
が用いられる。
理回路本体に用いられるＭＯ８Ｔ、ｌニジも小さいもの
が用いられる。
又、上記実施例においてはＭＯ８Ｔ形成領域の平面形状
は、繰返休し波形として矩形波状を用いたけれども、例
えば頃角部分を一部切断した形の三角波状など他の繰返
し波形の形状を用いてもよい。
は、繰返休し波形として矩形波状を用いたけれども、例
えば頃角部分を一部切断した形の三角波状など他の繰返
し波形の形状を用いてもよい。
なお又、上記説明としてはトランジスタとして、Ｍ、Ｏ
８）ランジスタを取り上げたけれども、絶縁ゲート型電
界効果トランジスタ全般に適用されることは言うまでも
ない。
８）ランジスタを取り上げたけれども、絶縁ゲート型電
界効果トランジスタ全般に適用されることは言うまでも
ない。
以上詳細に説明したとおり、本発明の半導体集積回路は
、繰返し波形状の平面形状を有するトラるので、トラン
ジスタのレイアウト面積上の無駄を少くできるという効
果を有しており、チップ面積を小きくした４積密朋の高
い＋ｆｌＦｊ？理遅延回路全遅延回路導体集積回路が得
られる。
、繰返し波形状の平面形状を有するトラるので、トラン
ジスタのレイアウト面積上の無駄を少くできるという効
果を有しており、チップ面積を小きくした４積密朋の高
い＋ｆｌＦｊ？理遅延回路全遅延回路導体集積回路が得
られる。
第１図（ａ）、 （ｂ）は従来の半導体集積回路の第１
の例に用いられた論理遅延１ｍ路のレイアウト図及びそ
の回路１刈、第２１図（ａ）、（ｌりは従来の半導体集
積回路の論理回路を４１４成するだめの学位ＭＯ３）ラ
ン３の例に用いられｆ−、論理Ｑ ＪｉＥ回路のレイア
ウト図及びその回路図、Ｈｌ ５ ｃ＞１（ａ） 、
（１））ないし第７図（ａ）。 ／ｊ：Φ）はそれぞれ本発明の第１、第２、第３の実施
例に用いられる論理遅延回路のレイアウト図及びその回
ｈ３図である。 １０〜１Ｇ・・・・・・ｐブーヤネルＭＯ８）ランジス
タ形成１ｉｉｔ域、２０〜２６・・・・・・１１チャネ
ルＭＯＳトランジスタ形成頭域、３０〜３６．４０〜４
６・・・・・・給電配線、５０〜５６・・・・・・出力
配線、６０〜６６・・・・・・ゲート配線、７０〜７６
．８０〜８６，９０〜９６，１００〜１０６・・・・・
・開口部、１１０〜１３０・・・・・・ｐナヤネルＭＯ
８）ランジスタ、１６１〜１６８・・・・・・ゲート配
線、２１０〜２３０・・・・・・ｎチャネルＭＯ８）ラ
ンジスタ。 第３図 （１）） （沈） 第４図 ３ （１：、） （ｂ） 第５図 幣６図 ６ 第７図 （１″）
の例に用いられた論理遅延１ｍ路のレイアウト図及びそ
の回路１刈、第２１図（ａ）、（ｌりは従来の半導体集
積回路の論理回路を４１４成するだめの学位ＭＯ３）ラ
ン３の例に用いられｆ−、論理Ｑ ＪｉＥ回路のレイア
ウト図及びその回路図、Ｈｌ ５ ｃ＞１（ａ） 、
（１））ないし第７図（ａ）。 ／ｊ：Φ）はそれぞれ本発明の第１、第２、第３の実施
例に用いられる論理遅延回路のレイアウト図及びその回
ｈ３図である。 １０〜１Ｇ・・・・・・ｐブーヤネルＭＯ８）ランジス
タ形成１ｉｉｔ域、２０〜２６・・・・・・１１チャネ
ルＭＯＳトランジスタ形成頭域、３０〜３６．４０〜４
６・・・・・・給電配線、５０〜５６・・・・・・出力
配線、６０〜６６・・・・・・ゲート配線、７０〜７６
．８０〜８６，９０〜９６，１００〜１０６・・・・・
・開口部、１１０〜１３０・・・・・・ｐナヤネルＭＯ
８）ランジスタ、１６１〜１６８・・・・・・ゲート配
線、２１０〜２３０・・・・・・ｎチャネルＭＯ８）ラ
ンジスタ。 第３図 （１）） （沈） 第４図 ３ （１：、） （ｂ） 第５図 幣６図 ６ 第７図 （１″）
Claims (1)
- 【特許請求の範囲】 ゲート型電界効果トランジスタの縦続接続回路を縦続接
続してなる論理遅延回路を有する半導体集積回路におい
て、前記論理遅延回路が、繰返し波形状の平面形状を有
するトランジスタ形成領域に配列された前記絶縁ゲート
型電界効果トランジスタから形成されることを特徴とす
る半導体集積回路。 （２）繰返し波形状が繰返し矩形波状からなる特許請求
の範囲第（１）項記載の半導体集積回路。 （３）絶縁ゲート型電界効果トランジスタが論理回路を
構成する絶縁ゲート型電界効果トランジスタのチャネル
幅より小さいチャネル幅を有してなる特許請求の範囲第
（１ン項あるいは第（２ン項記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179601A JPS6072257A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
| US06/655,718 US4695866A (en) | 1983-09-28 | 1984-09-28 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179601A JPS6072257A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072257A true JPS6072257A (ja) | 1985-04-24 |
| JPH0154863B2 JPH0154863B2 (ja) | 1989-11-21 |
Family
ID=16068591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179601A Granted JPS6072257A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695866A (ja) |
| JP (1) | JPS6072257A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68910445T2 (de) * | 1988-09-01 | 1994-02-24 | Fujitsu Ltd | Integrierter Halbleiterschaltkreis. |
| EP0403267B1 (en) * | 1989-06-15 | 1996-11-27 | Matsushita Electronics Corporation | Semiconductor device |
| JP4008629B2 (ja) * | 1999-09-10 | 2007-11-14 | 株式会社東芝 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| US20040222422A1 (en) * | 2003-05-08 | 2004-11-11 | Wein-Town Sun | CMOS inverter layout |
| DE102006053084A1 (de) * | 2006-11-10 | 2008-05-21 | Austriamicrosystems Ag | Transistoranordnung und Verfahren zu deren Entwurf |
| JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561056A (en) * | 1978-10-31 | 1980-05-08 | Mitsubishi Electric Corp | High resistance structure of integrated circuit |
-
1983
- 1983-09-28 JP JP58179601A patent/JPS6072257A/ja active Granted
-
1984
- 1984-09-28 US US06/655,718 patent/US4695866A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0154863B2 (ja) | 1989-11-21 |
| US4695866A (en) | 1987-09-22 |
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