JPH0154863B2 - - Google Patents
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- JPH0154863B2 JPH0154863B2 JP58179601A JP17960183A JPH0154863B2 JP H0154863 B2 JPH0154863 B2 JP H0154863B2 JP 58179601 A JP58179601 A JP 58179601A JP 17960183 A JP17960183 A JP 17960183A JP H0154863 B2 JPH0154863 B2 JP H0154863B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は論理遅延回路を有する半導体集積回路
に関する。
に関する。
従来、半導体集積回路は益々高集積密度化が要
求され、その要求に従つて微細加工技術が進展し
ているが、一方、半導体基板への素子の配置に無
駄はないかというレイアウトの面からも高集積密
度化が検討されている。
求され、その要求に従つて微細加工技術が進展し
ているが、一方、半導体基板への素子の配置に無
駄はないかというレイアウトの面からも高集積密
度化が検討されている。
第１図ａ，ｂは従来の半導体集積回路の第１の
例に用いられた論理遅延回路のレイアウト図とそ
の回路図である。
例に用いられた論理遅延回路のレイアウト図とそ
の回路図である。
この半導体集積回路はｎチヤネルMOSトラン
ジスタ（以下nMOSTという。）とｐチヤネル
MOSトランジスタ（以下pMOSTという）とか
らなるCMOSトランジスタで構成され、pMOST
１１１，１１２はpMOST形成領域１１に形成さ
れ、開口部７１を介して給電配線３１に、開口部
９１を介して出力配線５１に接続する。nMOST
２１１，２１２はnMOST形成領域２１に形成さ
れ、開口部８１を介して給電配線４１に、開口部
１０１を介して出力配線５１に接続する。出力配
線５１はpMOST１１１，１１２とnMOST２１
１，２１２に対して共通になつている。pMOST
１１１，１１２、nMOST２１１，２１２の各々
のゲートに入力するためのゲート配線６１は第１
配線層で、前出の給電配線３１，４１及び出力配
線５１は第２配線層で形成される。ゲート配線６
１とpMOST形成領域１１とが重なる領域に
pMOST１１１，１１２のチヤネル領域が、ゲー
ト配線６１とnMOST形成領域２１とが重なる領
域にnMOST２１１，２１２のチヤネル領域が形
成され第１図ｂに示す論理遅延回路が構成され
る。なお、MOST形成領域１１，１２のチヤネ
ル領域となる部分以外の領域はソース・ドレイン
拡散領域から形成される。
ジスタ（以下nMOSTという。）とｐチヤネル
MOSトランジスタ（以下pMOSTという）とか
らなるCMOSトランジスタで構成され、pMOST
１１１，１１２はpMOST形成領域１１に形成さ
れ、開口部７１を介して給電配線３１に、開口部
９１を介して出力配線５１に接続する。nMOST
２１１，２１２はnMOST形成領域２１に形成さ
れ、開口部８１を介して給電配線４１に、開口部
１０１を介して出力配線５１に接続する。出力配
線５１はpMOST１１１，１１２とnMOST２１
１，２１２に対して共通になつている。pMOST
１１１，１１２、nMOST２１１，２１２の各々
のゲートに入力するためのゲート配線６１は第１
配線層で、前出の給電配線３１，４１及び出力配
線５１は第２配線層で形成される。ゲート配線６
１とpMOST形成領域１１とが重なる領域に
pMOST１１１，１１２のチヤネル領域が、ゲー
ト配線６１とnMOST形成領域２１とが重なる領
域にnMOST２１１，２１２のチヤネル領域が形
成され第１図ｂに示す論理遅延回路が構成され
る。なお、MOST形成領域１１，１２のチヤネ
ル領域となる部分以外の領域はソース・ドレイン
拡散領域から形成される。
第２図ａ，ｂは、この半導体集積回路の論理回
路を構成するための単位MOSトランジスタのレ
イアウト図とその回路図である。同図ａにおい
て、１０はpMOST形成領域、２０はnMOST形
成領域、３０，４０は第２の配線層を用いた給電
配線、６０は第１の配線層からなるゲート配線、
５０は第２の配線層からなる出力配線、７０，８
０，９０，１００は接続用開口部で、pMOST形
成領域１０とゲート配線６０との重なる領域に
pMOST１１０のチヤネル領域が、nMOST形成
領域２０とゲート配線６０との重なる領域に
nMOST２１０のチヤネル領域が形成され、同図
ｂの回路が得られる。
路を構成するための単位MOSトランジスタのレ
イアウト図とその回路図である。同図ａにおい
て、１０はpMOST形成領域、２０はnMOST形
成領域、３０，４０は第２の配線層を用いた給電
配線、６０は第１の配線層からなるゲート配線、
５０は第２の配線層からなる出力配線、７０，８
０，９０，１００は接続用開口部で、pMOST形
成領域１０とゲート配線６０との重なる領域に
pMOST１１０のチヤネル領域が、nMOST形成
領域２０とゲート配線６０との重なる領域に
nMOST２１０のチヤネル領域が形成され、同図
ｂの回路が得られる。
第１図で示すpMOST１１１，１１２及び
nMOST２１１，２１２は第２図で示すpMOST
１１０及びnMOST２１０よりそれぞれチヤネル
幅は狭く構成されていて、第１図の論理遅延回路
は、第２図の論理回路と比較して分るように、レ
イアウト上の面積にトランジスタとして使用され
ない無駄な面積が多い構成となつている。
nMOST２１１，２１２は第２図で示すpMOST
１１０及びnMOST２１０よりそれぞれチヤネル
幅は狭く構成されていて、第１図の論理遅延回路
は、第２図の論理回路と比較して分るように、レ
イアウト上の面積にトランジスタとして使用され
ない無駄な面積が多い構成となつている。
第３図ａ，ｂ及び第４図ａ，ｂはそれぞれ従来
の第２及び第３の例に用いられた論理遅延回路の
レイアウト図とその回路図を示したもので、構成
MOSTが第３図ａ，ｂは３段積みの第４図ａ，
ｂは５段積みの場合ををそれぞれ表わしている。
の第２及び第３の例に用いられた論理遅延回路の
レイアウト図とその回路図を示したもので、構成
MOSTが第３図ａ，ｂは３段積みの第４図ａ，
ｂは５段積みの場合ををそれぞれ表わしている。
これら両図において、１２，１３はpMOST形
成領域、２２，２３はnMOST形成領域、３２，
３３，４２，４３は第２の配線層を用いた給電配
線、５２，５３は第２配の線層を用いた出力配
線、６２，６３は第１の配線層を用いたゲート配
線、７２，７３，８２，８３，９２，９３，１０
２，１０３はMOST形成領域と給電配線及び出
力配線との接続用開口部である。そして第３図ａ
においてpMOST形成領域１２とゲート配線６２
の重なる領域にpMOST１１３，１１４，１１５
のチヤネル領域が、nMOST形成領域２２とゲー
ト配線６２の重なる領域にnMOST２１３，２１
４，２１５のチヤネル領域がそれぞれ形成され
て、第３図ｂに示す回路が得られる。第４図ａに
おいても第３図ａの場合と同様にして第４図ｂに
示すpMOST１１６〜１２０とnMOST２１６〜
２２０からなる回路が得られる。
成領域、２２，２３はnMOST形成領域、３２，
３３，４２，４３は第２の配線層を用いた給電配
線、５２，５３は第２配の線層を用いた出力配
線、６２，６３は第１の配線層を用いたゲート配
線、７２，７３，８２，８３，９２，９３，１０
２，１０３はMOST形成領域と給電配線及び出
力配線との接続用開口部である。そして第３図ａ
においてpMOST形成領域１２とゲート配線６２
の重なる領域にpMOST１１３，１１４，１１５
のチヤネル領域が、nMOST形成領域２２とゲー
ト配線６２の重なる領域にnMOST２１３，２１
４，２１５のチヤネル領域がそれぞれ形成され
て、第３図ｂに示す回路が得られる。第４図ａに
おいても第３図ａの場合と同様にして第４図ｂに
示すpMOST１１６〜１２０とnMOST２１６〜
２２０からなる回路が得られる。
上記から明らかなように、第３図ａ、第４図ａ
に示すレイアウトは、MOSTの数に対応して第
１図ａに示したレイアウトを左側へ延展した構成
となつており、構成MOSTの数が増す程無駄な
面積が増大されることが分る。
に示すレイアウトは、MOSTの数に対応して第
１図ａに示したレイアウトを左側へ延展した構成
となつており、構成MOSTの数が増す程無駄な
面積が増大されることが分る。
以上説明したとおり、従来の論理遅延回路を有
する半導体集積回路は、論理遅延回路のレイアウ
トに無駄な面積が生じ、高密度化を阻害するとい
う欠点がある。
する半導体集積回路は、論理遅延回路のレイアウ
トに無駄な面積が生じ、高密度化を阻害するとい
う欠点がある。
本発明の目的は、上記欠点を除去することによ
り、レイアウト上の面積の無駄を少なくし集積密
度を向上させた論理遅延回路を有する半導体集積
回路を提供することにある。
り、レイアウト上の面積の無駄を少なくし集積密
度を向上させた論理遅延回路を有する半導体集積
回路を提供することにある。
本発明の半導体集積回路は、複数の一導電型の
絶縁ゲート型電界効果トランジスタの縦続接続回
路と複数の逆導電型の絶縁ゲート型電界効果トラ
ンジスタの縦続接続回路を縦続接続してなる論理
遅延回路を有する半導体集積回路において、前記
論理遅延回路が繰返し波形状の平面形状を有する
トランジスタ形成領域に配列された前記絶縁ゲー
ト型電界効果トランジスタから形成されることか
ら構成される。
絶縁ゲート型電界効果トランジスタの縦続接続回
路と複数の逆導電型の絶縁ゲート型電界効果トラ
ンジスタの縦続接続回路を縦続接続してなる論理
遅延回路を有する半導体集積回路において、前記
論理遅延回路が繰返し波形状の平面形状を有する
トランジスタ形成領域に配列された前記絶縁ゲー
ト型電界効果トランジスタから形成されることか
ら構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第５図ａは本発明の第１の実施例に用いられる
論理遅延回路のレイアウト図、第５図ｂはその回
路図である。
論理遅延回路のレイアウト図、第５図ｂはその回
路図である。
本実施例に用いられる論理遅延回路は、２個の
pMOST１２１，１２２の縦続接続回路と２個の
nMOST２２１，２２２の縦続接続回路を縦続接
続してなる論理遅延回路を有する半導体集積回路
において、前記論理遅延回路が繰返し矩波形状の
平面形状を有するpMOST形成領域１４及び
nMOST形成領域２４にそれぞれ配列された
pMOST１２１，１２２及びnMOST２２１，２
２２から形成されることから形成される。
pMOST１２１，１２２の縦続接続回路と２個の
nMOST２２１，２２２の縦続接続回路を縦続接
続してなる論理遅延回路を有する半導体集積回路
において、前記論理遅延回路が繰返し矩波形状の
平面形状を有するpMOST形成領域１４及び
nMOST形成領域２４にそれぞれ配列された
pMOST１２１，１２２及びnMOST２２１，２
２２から形成されることから形成される。
本実施例の論理遅延回路は、第１図ａ，ｂに示
した従来例に対応してなされたものであり、３
４，４４は実質平行に配置された第２の配線層を
用いた給電配線、５４は第２の配線層を用いた出
力配線、６４は第１の配線層を用いたゲート配
線、７４，８４，９４，１０４はトランジスタ形
成領域１４，２４と給電配線３４，４４、出力配
線５４との接続用開口部である。そして、
pMOST１２１，１２２はゲート配線６４と
pMOST形成領域３４とが重なる領域にそれぞれ
のチヤネル領域が形成され、nMOST２２１，２
２２はゲート配線６４とnMOST形成領域２４と
が重なる領域にそれぞれのチヤネル領域が形成さ
れ、第５図ｂに示す論理遅延回路が得られる。
した従来例に対応してなされたものであり、３
４，４４は実質平行に配置された第２の配線層を
用いた給電配線、５４は第２の配線層を用いた出
力配線、６４は第１の配線層を用いたゲート配
線、７４，８４，９４，１０４はトランジスタ形
成領域１４，２４と給電配線３４，４４、出力配
線５４との接続用開口部である。そして、
pMOST１２１，１２２はゲート配線６４と
pMOST形成領域３４とが重なる領域にそれぞれ
のチヤネル領域が形成され、nMOST２２１，２
２２はゲート配線６４とnMOST形成領域２４と
が重なる領域にそれぞれのチヤネル領域が形成さ
れ、第５図ｂに示す論理遅延回路が得られる。
本実施例の論理遅延回路を第１図ａに示す従来
例の論理遅延回路と比較すると、MOSTの大き
さ（チヤネル幅とチヤネル長）を等しいとして、
（第１図ａと第５図ａではMOSTの大きさは等し
くしてある。）本実施例のレイアウトが従来例に
比べてレイアウト上の面積の無駄が少ないことが
分る。
例の論理遅延回路と比較すると、MOSTの大き
さ（チヤネル幅とチヤネル長）を等しいとして、
（第１図ａと第５図ａではMOSTの大きさは等し
くしてある。）本実施例のレイアウトが従来例に
比べてレイアウト上の面積の無駄が少ないことが
分る。
すなわちこれは従来例では縦続接続される２個
のMOSTを横に並べているのに対し、本実施例
では同一のゲート配線上に縦に並べて配線されて
いるためである。
のMOSTを横に並べているのに対し、本実施例
では同一のゲート配線上に縦に並べて配線されて
いるためである。
第６図ａは本発明の第２の実施例に用いられる
論理遅延回路のレイアウト図、第６図ｂはその回
路図である。第２の配線層を用いた２個の給電配
線３５，４５と、第１の配線層を用いたゲート配
線６５と繰返し矩形波状の平面形状を有する
pMOST形成領域１５、nMOST形成領域２５
と、第２の配線層を用いた出力配線５５と、
MOST領域上１５，２５を横切つてゲート配線
６５に接続されている第１の配線層を用いたゲー
ト配線１６１，１６２と、MOST形成領域１５，
２５と給電配線３５，４５及び出力配線５５との
接続用開口部７５，８５，９５，１０５とから構
成され、ゲート配線６５とpMOST形成領域１５
とが重なる領域にpMOST１２３，１２５のチヤ
ネル領域が、ゲート配線１６１とpMOST形成領
域１５とが重なる領域にpMOST１２４のチヤネ
ル領域が、ゲート配線６５とnMOST形成領域２
５とが重なる領域にnMOST２２３，２２５のチ
ヤネル領域が、ゲート配線１６２とnMOST形成
領域２５が重なる領域にnMOST２２４のチヤネ
ル領域が形成され、第６図ｂに示す３段積みの論
理遅延回路が得られる。
論理遅延回路のレイアウト図、第６図ｂはその回
路図である。第２の配線層を用いた２個の給電配
線３５，４５と、第１の配線層を用いたゲート配
線６５と繰返し矩形波状の平面形状を有する
pMOST形成領域１５、nMOST形成領域２５
と、第２の配線層を用いた出力配線５５と、
MOST領域上１５，２５を横切つてゲート配線
６５に接続されている第１の配線層を用いたゲー
ト配線１６１，１６２と、MOST形成領域１５，
２５と給電配線３５，４５及び出力配線５５との
接続用開口部７５，８５，９５，１０５とから構
成され、ゲート配線６５とpMOST形成領域１５
とが重なる領域にpMOST１２３，１２５のチヤ
ネル領域が、ゲート配線１６１とpMOST形成領
域１５とが重なる領域にpMOST１２４のチヤネ
ル領域が、ゲート配線６５とnMOST形成領域２
５とが重なる領域にnMOST２２３，２２５のチ
ヤネル領域が、ゲート配線１６２とnMOST形成
領域２５が重なる領域にnMOST２２４のチヤネ
ル領域が形成され、第６図ｂに示す３段積みの論
理遅延回路が得られる。
本実施例の論理遅延回路は、第３図ａに示した
従来例の論理遅延回路に対してなされたもので、
MOSTの大きさを等しく描いてある同図と比較
してレイアウト上の無駄な面積が非常に少なくな
つていることが分る。
従来例の論理遅延回路に対してなされたもので、
MOSTの大きさを等しく描いてある同図と比較
してレイアウト上の無駄な面積が非常に少なくな
つていることが分る。
第７図ａは本発明の第３の実施例に用いられる
論理遅延回路のレイアウト図、第７図ｂはその回
路図である。第２の配線層を用いた２個の給電配
線３６，４６と、第１の配線層を用いたゲート配
線６６と、繰返し矩波形状の平面形状を有する
pMOST形成領域１６、nMOST形成領域２６
と、第２の配線層を用いた出力配線５６と、
MOST形成領域１６，２６上を横切つてゲート
配線６６に接続されている第１の配線層を用いた
ゲート配線１６３，１６４，１６５，１６６，１
６７，１６８と、MOST形成領域１６，２６と
給電配線３ｂ，４ｂ及び出力配線５６との接続用
開口部７６，８６，９６，１０６とから構成さ
れ、ゲート配線６６とpMOST形成領域１６とが
重なる領域にpMOST１２７，１２９のチヤネル
領域が、ゲート配線１６３，１６４，１６５と
pMOST形成領域１６とが重なる領域にpMOST
１２６，１２８，１３０のチヤネル領域が、ゲー
ト配線６６とnMOST形成領域２６とが重なる領
域にnMOST２２７，２２９のチヤネル領域が、
ゲート配線１６６，１６７，１６８とnMOST形
成領域２６とが重なる領域にnMOST２２６，２
２８，２３０のチヤネル領域が形成され、第７図
ｂに示すよう５段積みの論理遅延回路が得られ
る。
論理遅延回路のレイアウト図、第７図ｂはその回
路図である。第２の配線層を用いた２個の給電配
線３６，４６と、第１の配線層を用いたゲート配
線６６と、繰返し矩波形状の平面形状を有する
pMOST形成領域１６、nMOST形成領域２６
と、第２の配線層を用いた出力配線５６と、
MOST形成領域１６，２６上を横切つてゲート
配線６６に接続されている第１の配線層を用いた
ゲート配線１６３，１６４，１６５，１６６，１
６７，１６８と、MOST形成領域１６，２６と
給電配線３ｂ，４ｂ及び出力配線５６との接続用
開口部７６，８６，９６，１０６とから構成さ
れ、ゲート配線６６とpMOST形成領域１６とが
重なる領域にpMOST１２７，１２９のチヤネル
領域が、ゲート配線１６３，１６４，１６５と
pMOST形成領域１６とが重なる領域にpMOST
１２６，１２８，１３０のチヤネル領域が、ゲー
ト配線６６とnMOST形成領域２６とが重なる領
域にnMOST２２７，２２９のチヤネル領域が、
ゲート配線１６６，１６７，１６８とnMOST形
成領域２６とが重なる領域にnMOST２２６，２
２８，２３０のチヤネル領域が形成され、第７図
ｂに示すよう５段積みの論理遅延回路が得られ
る。
本実施例の論理遅延回路は、第４図ａに示した
従来例の論理遅延回路対してなされたもので、
MOSTの大きさを等しく描いてある同図と比較
して、レイアウト上の無駄な面積が極めて少なく
なつていることが分る。
従来例の論理遅延回路対してなされたもので、
MOSTの大きさを等しく描いてある同図と比較
して、レイアウト上の無駄な面積が極めて少なく
なつていることが分る。
すなわち、論理遅延回路の構成MOSTの段数
が多くなる程本発明に用いられる論理遅延回路
は、レイアウト上の無駄な面積を小さくすること
ができる。
が多くなる程本発明に用いられる論理遅延回路
は、レイアウト上の無駄な面積を小さくすること
ができる。
なお、上記実施例に用いられるMOSTの大き
さは、論理回路本体に用いられるMOSTよりも
小いものが用いられる。
さは、論理回路本体に用いられるMOSTよりも
小いものが用いられる。
又、上記実施例においてはMOST形成領域の
平面形状は、繰返し波形として矩形波状を用いた
けれども、例えば頂角部分を一部切断した形の三
角波状など他の繰返し波形の形状を用いてもよ
い。
平面形状は、繰返し波形として矩形波状を用いた
けれども、例えば頂角部分を一部切断した形の三
角波状など他の繰返し波形の形状を用いてもよ
い。
なお又、上記説明としてはトランジスタとし
て、MOSトランジスタを取り上げたけれども、
絶縁ゲート型電界効果トランジスタ全般に適用さ
れることは言うまでもない。
て、MOSトランジスタを取り上げたけれども、
絶縁ゲート型電界効果トランジスタ全般に適用さ
れることは言うまでもない。
以上詳細に説明したとおり、本発明の半導体集
積回路は、繰返し波形状の平面形状を有するトラ
ンジスタが形成領域に配置された絶縁ゲート型電
界効果トランジスタからなる論理遅延回路を有し
ているので、トランジスタのレイアウト面積上の
無駄を少くできるという効果を有しており、チツ
プ面積を小さくした集積密度の高い論理遅延回路
を有する半導体集積回路が得られる。
積回路は、繰返し波形状の平面形状を有するトラ
ンジスタが形成領域に配置された絶縁ゲート型電
界効果トランジスタからなる論理遅延回路を有し
ているので、トランジスタのレイアウト面積上の
無駄を少くできるという効果を有しており、チツ
プ面積を小さくした集積密度の高い論理遅延回路
を有する半導体集積回路が得られる。
第１図ａ，ｂは従来の半導体集積回路の第１の
例に用いられた論理遅延回路のレイアウト図及び
その回路図、第２図ａ，ｂは従来の半導体集積回
路の論理回路を構成するための単位MOSトラン
ジスタのレイアウト図とその回路図、第３図ａ，
ｂ及び第４図ａ，ｂははそれぞれ従来の半導体集
積回路の第２及び第３の例に用いられた論理遅延
回路のレイアウト図及びその回路図、第５図ａ，
ｂないし第７図ａ，ｂはそれぞれ本発明の第１、
第２、第３の実施例に用いられる論理遅延回路の
レイアウト図及びその回路図である。 １０〜１６……ｐチヤネルMOSトランジスタ
形成領域、２０〜２６……ｎチヤネルMOSトラ
ンジスタ形成領域、３０〜３６，４０〜４６……
給電配線、５０〜５６……出力配線、６０〜６６
……ゲート配線、７０〜７６，８０〜８６，９０
〜９６，１００〜１０６……開口部、１１０〜１
３０……ｐチヤネルMOSトランジスタ、１６１
〜１６８……ゲート配線、２１０〜２３０……ｎ
チヤネルMOSトランジスタ。
例に用いられた論理遅延回路のレイアウト図及び
その回路図、第２図ａ，ｂは従来の半導体集積回
路の論理回路を構成するための単位MOSトラン
ジスタのレイアウト図とその回路図、第３図ａ，
ｂ及び第４図ａ，ｂははそれぞれ従来の半導体集
積回路の第２及び第３の例に用いられた論理遅延
回路のレイアウト図及びその回路図、第５図ａ，
ｂないし第７図ａ，ｂはそれぞれ本発明の第１、
第２、第３の実施例に用いられる論理遅延回路の
レイアウト図及びその回路図である。 １０〜１６……ｐチヤネルMOSトランジスタ
形成領域、２０〜２６……ｎチヤネルMOSトラ
ンジスタ形成領域、３０〜３６，４０〜４６……
給電配線、５０〜５６……出力配線、６０〜６６
……ゲート配線、７０〜７６，８０〜８６，９０
〜９６，１００〜１０６……開口部、１１０〜１
３０……ｐチヤネルMOSトランジスタ、１６１
〜１６８……ゲート配線、２１０〜２３０……ｎ
チヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数の一導電型の絶縁ゲート型電界効果トラ
ンジスタの縦続接続回路と複数の逆導電型の絶縁
ゲート型電界効果トランジスタの縦続接続回路と
を縦続接続してなる論理回路を有する半導体集積
回路において、前記論理回路が、繰返し波形状の
平面形状を有するトランジスタ形成領域に配列さ
れた前記絶縁ゲート型電界効果トランジスタから
形成されることを特徴とする半導体集積回路。 ２ 繰返し波形状が繰返し矩形波状からなる特許
請求の範囲第１項記載の半導体集積回路。 ３ 絶縁ゲート型電界効果トランジスタが論理回
路を構成する絶縁ゲート型電界効果トランジスタ
のチヤネル幅より小さいチヤネル幅を有してなる
特許請求の範囲第１項あるいは第２項記載の半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179601A JPS6072257A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
| US06/655,718 US4695866A (en) | 1983-09-28 | 1984-09-28 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179601A JPS6072257A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072257A JPS6072257A (ja) | 1985-04-24 |
| JPH0154863B2 true JPH0154863B2 (ja) | 1989-11-21 |
Family
ID=16068591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179601A Granted JPS6072257A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695866A (ja) |
| JP (1) | JPS6072257A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68910445T2 (de) * | 1988-09-01 | 1994-02-24 | Fujitsu Ltd | Integrierter Halbleiterschaltkreis. |
| EP0403267B1 (en) * | 1989-06-15 | 1996-11-27 | Matsushita Electronics Corporation | Semiconductor device |
| JP4008629B2 (ja) * | 1999-09-10 | 2007-11-14 | 株式会社東芝 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| US20040222422A1 (en) * | 2003-05-08 | 2004-11-11 | Wein-Town Sun | CMOS inverter layout |
| DE102006053084A1 (de) * | 2006-11-10 | 2008-05-21 | Austriamicrosystems Ag | Transistoranordnung und Verfahren zu deren Entwurf |
| JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561056A (en) * | 1978-10-31 | 1980-05-08 | Mitsubishi Electric Corp | High resistance structure of integrated circuit |
-
1983
- 1983-09-28 JP JP58179601A patent/JPS6072257A/ja active Granted
-
1984
- 1984-09-28 US US06/655,718 patent/US4695866A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072257A (ja) | 1985-04-24 |
| US4695866A (en) | 1987-09-22 |
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