JPS6072319A - 集積回路 - Google Patents
集積回路Info
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- JPS6072319A JPS6072319A JP58179633A JP17963383A JPS6072319A JP S6072319 A JPS6072319 A JP S6072319A JP 58179633 A JP58179633 A JP 58179633A JP 17963383 A JP17963383 A JP 17963383A JP S6072319 A JPS6072319 A JP S6072319A
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- JP
- Japan
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- circuit
- transistor
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- transistors
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- 230000000295 complement effect Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009958 sewing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
Landscapes
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- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
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- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の楓する技術分野〕
本発明は０ＭＯ８）ランジスタを用いて構成したディジ
タル回路を含む集積回路に関し、特にこのディジタル回
路の回路テストを迅速に行うこと蛤よできるような回路
を組込んだ集積回路に関する。
タル回路を含む集積回路に関し、特にこのディジタル回
路の回路テストを迅速に行うこと蛤よできるような回路
を組込んだ集積回路に関する。
□
：″” Ｌ７ｐ；）ＸＩ。、、。。。、。
一般、、 ０Ｍ０８に
柱がこ と対比さ ノくイボ−２トランジスタに□
比して＝シ＜劣ると れている。通常、 ０ＭＯ８ト２
ンジニタの周波←特性は数ＭＨｚ以下のものｄＥ多膏 ” ｌ、、１ しかる４、実用上元−のスピードで十分なものｉ＝多い
が、これを製 竺、テストする段階においてを繰返 た
めに、テストに要する時間が長い′とナス。コストが
できず、かつ、テスト処理能力布＝（なり、 なテスト
設備を備えなければ大量供給が齢かしくなるという問題
をもってい図である。
ンジニタの周波←特性は数ＭＨｚ以下のものｄＥ多膏 ” ｌ、、１ しかる４、実用上元−のスピードで十分なものｉ＝多い
が、これを製 竺、テストする段階においてを繰返 た
めに、テストに要する時間が長い′とナス。コストが
できず、かつ、テスト処理能力布＝（なり、 なテスト
設備を備えなければ大量供給が齢かしくなるという問題
をもってい図である。
４はＩＣ出力回路５０を構成し、キースイッチ５〜２０
を走査させるキースキャンインバータトする。例えば、
キースイッチ５〜８の多重押時（同時に複数スイッチを
オンさせる）にはインバータ１〜４の出力は短絡する。
を走査させるキースキャンインバータトする。例えば、
キースイッチ５〜８の多重押時（同時に複数スイッチを
オンさせる）にはインバータ１〜４の出力は短絡する。
インバータ２１〜２４もＣＭＯＳトランジスタで構成さ
れ、キー人力インバータとなる。２５〜２８は抵抗、２
９はタイミングジェネレータ、３０はキーデコーダであ
る。
れ、キー人力インバータとなる。２５〜２８は抵抗、２
９はタイミングジェネレータ、３０はキーデコーダであ
る。
上述のようにインバータ１〜４はＰチャンネルＭＯ８ト
ランジスタ（以下ＰＭＯ８トランジスタと記す）とＮチ
ャンネルＭＯ８トランジスタ（以下ＮＭＯ８トランジス
タと記す）のＣＭＯＳインバータで構成されている。今
、ＰＭＯ８トランジスタとＮＭＯＳトランジスタのＧｍ
ｉそれぞれｇｍＰ、ｇｍＮに設定し、多重押時にも、イ
ンバータ１〜４の出力が１Ｈ″レベルとなるように設定
する。ＮＭＯ８トランジスタトＰＭＯ８トランジスタの
ｇｍの相違は。
ランジスタ（以下ＰＭＯ８トランジスタと記す）とＮチ
ャンネルＭＯ８トランジスタ（以下ＮＭＯ８トランジス
タと記す）のＣＭＯＳインバータで構成されている。今
、ＰＭＯ８トランジスタとＮＭＯＳトランジスタのＧｍ
ｉそれぞれｇｍＰ、ｇｍＮに設定し、多重押時にも、イ
ンバータ１〜４の出力が１Ｈ″レベルとなるように設定
する。ＮＭＯ８トランジスタトＰＭＯ８トランジスタの
ｇｍの相違は。
トランジスタの造り方からくるものでアシ、インバータ
１〜４の出力の立上シ時間ｔｒに対して。
１〜４の出力の立上シ時間ｔｒに対して。
立下り時間ｔｆが非常に長いことを意味する。
集積回路の通常の動作では上記９ｍ比の設定が必要であ
るが、集積回路の動作チェック、すなわちテストの状態
では、テスト項目があらゆる場合を想定されて多いため
、テスト時間が無視で酉なくなるという欠点を生せしめ
る。特に、多量に生産をする場合、テスターの時間当り
の処理能力が単体当りのテスト時間の長さによって著し
く低下し、多量に生産する為にはテスタをそれだけ多く
備える必要がらり、テスタを設置する費用と場所を太き
く要し、テスト時間も長くなるのでコストアップを招く
という欠点がめった。
るが、集積回路の動作チェック、すなわちテストの状態
では、テスト項目があらゆる場合を想定されて多いため
、テスト時間が無視で酉なくなるという欠点を生せしめ
る。特に、多量に生産をする場合、テスターの時間当り
の処理能力が単体当りのテスト時間の長さによって著し
く低下し、多量に生産する為にはテスタをそれだけ多く
備える必要がらり、テスタを設置する費用と場所を太き
く要し、テスト時間も長くなるのでコストアップを招く
という欠点がめった。
本発明の目的は、上記欠点を除去し、テスト時にのみ出
力トランジスタの９□を増してやるような回路を付加す
ることによりテスト時間を短縮でき、低コスト化が計れ
る集積回路を提供する２ヒにある。
力トランジスタの９□を増してやるような回路を付加す
ることによりテスト時間を短縮でき、低コスト化が計れ
る集積回路を提供する２ヒにある。
本発明の集積回路は％Ｐ及びＮチャンネルＭＯ８トラン
ジスタからなる相補型ＭＯＳトランジスタを含んで構成
される内部回路とＣＭＯ８出力回路とを有する集積回路
において、前記ＣＭＯ８出力回路を構成するＰ及びＮチ
ャンネルＭＯ８）ランジスタのいずれか一方もしくは両
方にそれぞれ前記ＭＯ８トランジスタと極性を同じくす
る別のＰもしくはＮチャンネルのＭ２Ｓ トランジスタ
のソースとドレインをそれぞれ共通接続し、前記別のＭ
ＯＳトランジスタのゲートに位相反転回路の出力端を接
続し、該位相反転回路の入力端に論理積否定回路を接続
し、該論理積否定回路の一つの入力端を前記ＣＭ（Ｊ８
出力回路の入力端に接続し、前記論理積否定回路の他の
一つの入力端にテメストモード信号線を接続することに
より構成される。
ジスタからなる相補型ＭＯＳトランジスタを含んで構成
される内部回路とＣＭＯ８出力回路とを有する集積回路
において、前記ＣＭＯ８出力回路を構成するＰ及びＮチ
ャンネルＭＯ８）ランジスタのいずれか一方もしくは両
方にそれぞれ前記ＭＯ８トランジスタと極性を同じくす
る別のＰもしくはＮチャンネルのＭ２Ｓ トランジスタ
のソースとドレインをそれぞれ共通接続し、前記別のＭ
ＯＳトランジスタのゲートに位相反転回路の出力端を接
続し、該位相反転回路の入力端に論理積否定回路を接続
し、該論理積否定回路の一つの入力端を前記ＣＭ（Ｊ８
出力回路の入力端に接続し、前記論理積否定回路の他の
一つの入力端にテメストモード信号線を接続することに
より構成される。
次に１本発明の実施例について図面を用いて説明する。
第２図は本発明の第１の実施例の回路図、第３図は第２
図に示すインバータの詳細回路図である。
図に示すインバータの詳細回路図である。
第１図に示した従来例と同様にキーマトリックスの駆動
回路の例について説明する。
回路の例について説明する。
この実施例は、Ｐ及びＮチャンネルＭＯ８トランジスタ
ＱＰ 、 ＱＮからなる相補型ＭＯＳト’）ンジスタを
含んで構成される内部回路とＣＭＯ８出力回路５０−１
〜５０−４とを有する集積回路において。
ＱＰ 、 ＱＮからなる相補型ＭＯＳト’）ンジスタを
含んで構成される内部回路とＣＭＯ８出力回路５０−１
〜５０−４とを有する集積回路において。
ＣＭＯ８出力回路５０−１〜５０−４を構成するＰ及び
ＮチャンネルＭＯ８トランジスタＱｐ 、 ＱＮのいず
れか一方もしくは両方にそれぞれこのＭＯＳ トランジ
スタと極性を同じくする別のＰもしくはＮチャンネルの
ＭＯ８Ｏ８トランジスタ４１〜４４−スとドレインをそ
れぞれ共通接続し、別のＭＯ８トランジスタ４１〜４４
のゲートに位相反転回路としてのインバータ３７〜４０
の出力端を接続し。
ＮチャンネルＭＯ８トランジスタＱｐ 、 ＱＮのいず
れか一方もしくは両方にそれぞれこのＭＯＳ トランジ
スタと極性を同じくする別のＰもしくはＮチャンネルの
ＭＯ８Ｏ８トランジスタ４１〜４４−スとドレインをそ
れぞれ共通接続し、別のＭＯ８トランジスタ４１〜４４
のゲートに位相反転回路としてのインバータ３７〜４０
の出力端を接続し。
このインバータの入力端に論理積否定回路３１〜３４を
接続し、この論理積否定回路の一つの入力端ｆ：ｃＭＯ
８出力回路５０−１〜５０−４の入力端に接続し、他の
一つの入力端にテストモード信号線８ ＧＴＭを接続す
ることにより構成される。
接続し、この論理積否定回路の一つの入力端ｆ：ｃＭＯ
８出力回路５０−１〜５０−４の入力端に接続し、他の
一つの入力端にテストモード信号線８ ＧＴＭを接続す
ることにより構成される。
更に詳しく説明すると１本発明は、ＣＭＯＢ出力回路５
０のインバータ１゛〜４のトランジスタだけが負荷の変
動等でその立下り時間ｔｆが長くなることに着目して、
テスト時だけ出力トランジスタの９ｍｔ−増やしてやる
ようにしたものである。すなわち１通常の状態では出力
トランジスタの立下９時間ｔｆが著しく長くなる。テス
ト状態では出力トランジスタの１１ｍｋ増加させて立下
シ時間を短かくシ、速いテスト信号を加えてもテストが
行えるようにしてテスト時間を短縮するものである。
０のインバータ１゛〜４のトランジスタだけが負荷の変
動等でその立下り時間ｔｆが長くなることに着目して、
テスト時だけ出力トランジスタの９ｍｔ−増やしてやる
ようにしたものである。すなわち１通常の状態では出力
トランジスタの立下９時間ｔｆが著しく長くなる。テス
ト状態では出力トランジスタの１１ｍｋ増加させて立下
シ時間を短かくシ、速いテスト信号を加えてもテストが
行えるようにしてテスト時間を短縮するものである。
次に、この実施例の動作について説明する。四つの出力
回路５０−１〜５０−４は同じ形であるから出力回路５
０−１について説明する。
回路５０−１〜５０−４は同じ形であるから出力回路５
０−１について説明する。
ＮＭＯ８） ：ｉ’ンジスタ４１のドレインはインバー
タｌの出力端と共通接続し、ソース及び基板は接地電位
である基準電位Ｖｓｓに接続する。これによりインバー
タｌの出カド２ンジスタの一つでめるＮＭＯ８） ２ン
ジスタＱＮとＮＭＯ８トランジスタ４１とが並列接続さ
れたことべなる。インバータ３２゜論理積否定回路３Ｌ
は前述の通りの接続圧なる。
タｌの出力端と共通接続し、ソース及び基板は接地電位
である基準電位Ｖｓｓに接続する。これによりインバー
タｌの出カド２ンジスタの一つでめるＮＭＯ８） ２ン
ジスタＱＮとＮＭＯ８トランジスタ４１とが並列接続さ
れたことべなる。インバータ３２゜論理積否定回路３Ｌ
は前述の通りの接続圧なる。
テスト状態で、テストモード信号８ＧＴＭ ｔ ’″Ｈ
″Ｈ″レベルトシ、インバータｌに”Ｈ″レベルたは１
Ｌ”レベルの信号を加えると、論理積否定回路３１及び
インバータ３７を介してＮＭＯＳトランジスタ４１のゲ
ートにはインバータｌと同じレベルの入力が加えられた
ことになる。この状態で。
″Ｈ″レベルトシ、インバータｌに”Ｈ″レベルたは１
Ｌ”レベルの信号を加えると、論理積否定回路３１及び
インバータ３７を介してＮＭＯＳトランジスタ４１のゲ
ートにはインバータｌと同じレベルの入力が加えられた
ことになる。この状態で。
インバータｌの出カド２ンジスタＱＮのｇｍＮ１トＮＭ
Ｏ８）、７ンジスタ４１６り＃ｍ４ｔとすると、総合ｇ
ｍＮは ＩｍＮ■ｌｌｍＮ１ ＋ ｌｍＮ４ｘ と表わされる。即ち、総合Ｊｉ’ｍＮが大急くなる。
Ｏ８）、７ンジスタ４１６り＃ｍ４ｔとすると、総合ｇ
ｍＮは ＩｍＮ■ｌｌｍＮ１ ＋ ｌｍＮ４ｘ と表わされる。即ち、総合Ｊｉ’ｍＮが大急くなる。
これによって立下り時間ｔｆは短絡できることになる。
通常動作状態においては、論理積否定回路′３１に加え
るテストモード信号８ＧＴＭを５Ｌ″レベルにしておけ
ばＮＭＯ８トランジスタ３３はオフとなっておシ、先に
示した の関係は保たれる。即ち１本来の集積回路の通常動作に
は何ら影響を与えない。
るテストモード信号８ＧＴＭを５Ｌ″レベルにしておけ
ばＮＭＯ８トランジスタ３３はオフとなっておシ、先に
示した の関係は保たれる。即ち１本来の集積回路の通常動作に
は何ら影響を与えない。
第４図は本発明の第２の実施例の要部の回路図である。
この実施例は、出力回路に論理積否定回路３５が用いら
れた例でおり、このような場合には３人力論理積否定回
路３６を用い１図示するように結線する。このようにす
れば、第１の実施例と同等の動作をする回路が得られる
。
れた例でおり、このような場合には３人力論理積否定回
路３６を用い１図示するように結線する。このようにす
れば、第１の実施例と同等の動作をする回路が得られる
。
以上詳細に説明したように１本発明によれば。
０ＭＯ８型トランジスタを含む出力回路のＰあるいはＮ
？ヤンネルＭＯＳト２ノジスタに並列に同極性のトラン
ジスタを接続し、テスト時のみこれを並列動作して出力
回路のｇｍを増加させ、立下り時間を短かくシ、テスト
時間を短縮できる集積回路が得られる。従って、高価な
テスターを増設する必要もなく、低コスト化が計れると
いう効果が得られる。
？ヤンネルＭＯＳト２ノジスタに並列に同極性のトラン
ジスタを接続し、テスト時のみこれを並列動作して出力
回路のｇｍを増加させ、立下り時間を短かくシ、テスト
時間を短縮できる集積回路が得られる。従って、高価な
テスターを増設する必要もなく、低コスト化が計れると
いう効果が得られる。
第ｉ図は従来のキーマトリックス回路の一例の回路因、
第２図社本発明の第１の実施例の回路図。 第３図はｇｔ図及び第２図に示すインバータの詳細回路
図、第４図は本発明の第２の実施例の回路図である。 １−４・・・・・・インバータ、５〜２０・・・・・・
キースイッチ、２１〜２４・・・・・・インバータ、２
５〜２８・・・・・・抵抗、２９・・・・・・タイミン
グジェネレータ、３０・・・・・・キーデコーダ、３１
〜３５・・・・・・論理積否定回路、３６・・・・・・
論理積否定回路、３７〜４０・・・・・・インバータ、
４１〜４４・・・・・・Ｎチャンネルトランジスタ、５
０．５０−１〜５０−４・・・・・・出力回路。 ８ＧＴＭ・・・・・・テストモード信号、Ｖ８Ｂ・・・
・・・基準電８１ 図
第２図社本発明の第１の実施例の回路図。 第３図はｇｔ図及び第２図に示すインバータの詳細回路
図、第４図は本発明の第２の実施例の回路図である。 １−４・・・・・・インバータ、５〜２０・・・・・・
キースイッチ、２１〜２４・・・・・・インバータ、２
５〜２８・・・・・・抵抗、２９・・・・・・タイミン
グジェネレータ、３０・・・・・・キーデコーダ、３１
〜３５・・・・・・論理積否定回路、３６・・・・・・
論理積否定回路、３７〜４０・・・・・・インバータ、
４１〜４４・・・・・・Ｎチャンネルトランジスタ、５
０．５０−１〜５０−４・・・・・・出力回路。 ８ＧＴＭ・・・・・・テストモード信号、Ｖ８Ｂ・・・
・・・基準電８１ 図
Claims (1)
- 【特許請求の範囲】 Ｐ及びＮチャンネルＭｏｓ ト＝ｙジスタからなる相補
型Ｍ０８トランジスタを含んで構成される内部回路とＣ
ＭＯ８出力回路とを有する集積回路において、前記ＣＭ
Ｏ８出力回路を構成するＰ及びＮチャンネルＭＯ８）ラ
ンジスタのいずれか一方もしくは両方にそれぞれ前記Ｍ
Ｏ８ト？トランジスタ性を同じくする別のＰもしく五Ｎ
チャンネルの□ ＭＯ８Ｆ７ンジスタのンース忙ト°レインをそれぞれ共
通接続し、前記別のＭＯＢ’、ト２ンジスタのゲ−１に
位相反転回路の出力端を二続し、該位相反□ 転回路の入力端に論理・積否定回；二接続し、該論理積
否定回路の一つの入力端ｔ−ＣＭＯ８出力回路の入力端
に接続し、ａ記論理−否定回路の他の−１−、−、ＬＬ
−１＋６− ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179633A JPS6072319A (ja) | 1983-09-28 | 1983-09-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179633A JPS6072319A (ja) | 1983-09-28 | 1983-09-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072319A true JPS6072319A (ja) | 1985-04-24 |
| JPH0430764B2 JPH0430764B2 (ja) | 1992-05-22 |
Family
ID=16069172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179633A Granted JPS6072319A (ja) | 1983-09-28 | 1983-09-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072319A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9160315B2 (en) | 2013-01-31 | 2015-10-13 | Socionext Inc. | Ring oscillator and semiconductor device |
| US9240247B2 (en) | 2012-07-02 | 2016-01-19 | Socionext Inc. | Ring oscillator and semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564932A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Tristate circuit |
| JPS5896427A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | Ｍｏｓ形論理回路 |
-
1983
- 1983-09-28 JP JP58179633A patent/JPS6072319A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564932A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Tristate circuit |
| JPS5896427A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | Ｍｏｓ形論理回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9240247B2 (en) | 2012-07-02 | 2016-01-19 | Socionext Inc. | Ring oscillator and semiconductor device |
| US9160315B2 (en) | 2013-01-31 | 2015-10-13 | Socionext Inc. | Ring oscillator and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430764B2 (ja) | 1992-05-22 |
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