JPS6072485A - 中間調出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本元明は、２階調のみしか出力し得ないプリンタなどの
出力装置に対し中間調出力を可能ならしめる中間調出力
制御装置に関するものである。

〔発明の背景〕

プリンタなどの出力装置においては光示単位としてのド
ットは２階調として表示されるが、中間調表示も可能と
なっている。中間調表示を可能ならしめるものとしてよ
く知られている方法はＦｕｎｄａｍｅｎｔａｌ　ｏｆ　
Ｉｎｔｅｒａｃｔｉｖｅ　ＣｏｍｐｕｔｅｒＧｒａｐｈ
ｉｃｓ（ＡＤＤＩＳＯＮ　ＷＥＳＬＥＹ）ｐ５９５−６
０１に述べられているように、ＮＸＮドットのエリアに
対しＮ２個のドットの何個かを表示し、残９は表示しな
いといった具合にしてＮ２＋１レベルの階調表示を行な
うというものである。これによる場合はＮ２個のドット
が全て表示されない場合は勿論のこと、全て表示される
場合も含めて表示態様はＮ２＋１通りあるわけであるが
、実際にはビット数の制約からＮ２レベルの階調表示が
行なわれているのが実状である。これによる場合はＮ２
個ドットの全てが表示されることはなく例えば２階調、
４階調、１６階調、６４階調の場合はそれぞれ第１図（
ａ）〜（ｄ）に示す如くになる。２階調、４階調、１６
段階調、６４階調の場合はそれぞれ１ドット、２×２ド
ットエリア、４×４ドットエリア、８×８ドットエリア
として展開され図示の如くの表示態様が存在するもので
ある。

ところで、このようなドット展開はソフトウェア処理に
よっており、多階調表示が可能とされたＣＲＴの如きへ
の出力画面をコピーしようとすれば多大なソフトウェア
があったり、また、階調レベルが１つに固定されてしま
うという欠点がある。

一方、中費調レベルを電送するファクシミリにおいても
同様な方式で中間調記録が行なわれている。

例えば特晶昭５５−６６１７４号公報には５階割の中間
調が２階調と同様に出力し得るようになっている。しか
しながら、これによる場合は中間調レベルが５階調に固
定されてしまうばかりか、文字や線画のような２階調の
出力に対しても２×２のエリアで１点を示すようにしか
出力し得ず高精細表示は不可能であるという欠点がある
。

〔発明の目的〕

よって本発明の目的は、階調レベルが可変とされ、しか
もソフトウェア処理によることなくイメージデータがド
ット展開され得る高精細表示可とされた中間調出力制御
装置を供するにある。

〔発明の概要〕

この目的のため本発明は、階調レベルは利用のニーズに
伴って変化することを考慮し階調レベルは可変可として
設定されるようにし、設定された階調レベルとイメージ
データとにより展開ドットパターン格納記憶手段よりそ
の階調レベルとイメージデータ対応のＮ×Ｎ展開ドット
パターンを得るようになしたものである。

〔発明の実施例） 以下、本発明を第２図から第８図により説明する。

先ず本発明による中間調出力制御装置の全体のシステム
におけ本位置付の例について説明する。

第２図は中間調出力制御装置を含む一例でのシステム構
成を示したものである。これによると中央処理装置２は
共通バス５を介しメモリ１の内容を読み出し、また、そ
の内容を変更し得る他、中間調出力制御装置３内におけ
る各種レジスタに各種データを設定するものとなってい
る。中間調出力制御装置３はメモリ１よりイメージデー
タをライン単位に読み出してドットパターンに展開した
うえプリンタなどの出力装置４へ専用バス６を介し出力
するようになっているものである。

この第２図によりイメージデータの出力装置への送出に
ついて説明すれば、以下の手順で行なわれるようになっ
ている。

即ち、イメージデータの送出に際しては先ず中央処理装
置によってメモリ１からは予め用意されたイメージデー
タの階調レベル、イメージの横方向サイズＸ（アドレス
数）、縦方向サイズＹ（ドット数あるいはピット数）お
よびイメージデータの先頭アドレスＳが読み出され設定
データとして中間調出力制御装置１３に送出されるよう
になっている。件の鎌中央処理装置２によって中間調出
力制御装置３には出力起動指令がかけられるが、これに
より中間調出力制御装置３ではメモリ１からの設定デー
タにもとづきメモリ１よりイメージデータをライン単位
に読み出しドットパターンに展開したうえ出力装置４に
送出するところとなるものである。このようにして全イ
メージデータの展開、出力装置４への送出が終了すれば
、中間調出力制御装置３より中央処理装置２に対しては
その旨の報告がなされ一連の処理は終了されるところと
なるものである。

第３図は中間調出力制御装置の内部構成を示したもので
ある。これによると既述のサイズＸ，Ｙ１２、内部バス
１１を介しそれぞれＸ−ＭＡＸレジスタ１５、Ｙ−ＭＡ
Ｘレジスタ１４、ＭＯＤＥレジスタ１３にセットされる
ようになっている。

また、先頭アドレスＳおよび出力起動指令はそれぞれに
対応するレジスタ（第３図中には図示せず）にセットさ
れるものとなっている。

さて、制御回路１６の詳細は後述するところであるが、
制御回路１６は起動がかけられると先ずラインメモリ１
７の８ビット毎のアドレス２９を示す１０ビットのレジ
スタ１９をクリア信号３０によって、また、展開パター
ンの行を示す３ビツトのレジスタ２３をクリア信号３６
によってそれぞれリセットする他、出力装置４には出力
機器クリア信号６−１を送出するようになっている。こ
の後メモリ１からは先頭アドレスＳ対応の１バイトデー
タが先ず読み出されるが、このデータは内部バス１１を
介しラインメモリ１７に書込されるものとなっている。

内部バス１１に読出されたデータがオンバスされると制
御回路１６からは１ビツトのラインメモリライト信号２
８が出力されるようになっているものである。先頭アド
レスＳ対応のデータが書込されると、メモリ１上のアド
レスＳ＋１対応の１バイトデータを次に２インメモリ１
７に書込すべくインクリメンタ１８を介されたレジスタ
１９の内容はセット信号３５によって再びレジスタ１９
にセットされる。この後アドレスＳ＋１対応のデータを
読み出し先の場合と同様にしてラインメモリ１７に書込
するものである。

したがって、アドレス２９および先頭アドレスＳをイン
クリメントする度にメモリ１からのデータの読出とその
データのラインメモリ１７の書込が行なわれるわけであ
るが、データの読出と書込はアドレス２９がＸ−ＭＡＸ
レジスタ１５の内容２７に実質的に一致するまで続行さ
れるようになっている。アドレス２９がＸ−ＭＡＸレジ
スタ１５の内容２７に一致した旨は後述する一致検出回
路２０によって検出され、制御回路１６は一致検出信号
３１によってその旨を知るところとなるが、これによっ
てメモリ１からのデータの読出とメインメモリ１７への
簀込は一時停止されるところとなるものである。この状
態ではラインメモリ１７には横方向サイズＸ分のイメー
ジデータが格納されているわけであるが、制御回路１６
は次にラインメモリ１７よりバイト単位にデータを所定
順に読み出したうえドットパターンに展開すべく機能す
るようになっている。

ドットパターンに展開するに際してはレジスタ１９が先
ずリセットされ、これによりラインメモリ１７からはバ
ス２４を介しライン最初のデータ８ビット分が読み出さ
れるようになっている。こ０８ピツトデータはＭＯＤＥ
レジスタ１３およびレジスタ２３の内容２５．３２によ
ってビットジェネレータ２１でドットパターンに展開さ
れるところとなるものである。ビットジェネレータ２１
は第５図に示すように主にＲ０Ｍよりなり、展開された
ドットパターンは８ビット単位にドライバを介し出力装
置に出力データ信号６−３として送出されるようになっ
ている。ＲＯＭには予め第１図（ａ）〜（ｄ）に示す如
くのドットパターンが記憶されているわけである。

ここでビットジェネレータの機能を階調レベル別に説明
すれば以下のようである。

（ａ）ＭＯＤＥレジスタの内容が“００”であった場合
（２階調） この場合にはバス２４からの８ピツトデータは各々が表
示されるべき濃淡レベルのドットに対応するため、バス
２４からの８ピツトデータはそのまま出力データ１６号
６−３として出力される。

（ｂ）ＭＯＤＥレジスタの内容が“０１”であった場合
（４階調） この場合にはバス２４からの８ピツトデータは２ピツト
毎に１ドット、したがって、計４ドットの濃淡レベルを
示している。よって２ビット毎に以下のようなドットパ
ターンに展開される（第１図（ｂ）および第６図参照）
。

（１）２ビットが“００”である場合（階調０）階調０
であることから、レジスタ２３の内容（Ｉ）３２如何に
拘わらず“００”として展開される。

（ｉｉ）２ビットが“０１”である場合（階調１）この
場合にはレジスタ２３の内容（Ｉ）３２によって以下の
ように展開される。

■が偶数時　０行目である故″００” ■が奇数時　１行目である故″１０″ （ｉｉｉ）２ビットが”１０”である場合（階調２）■
が偶数時　０行目である故”０１″ ■が奇数時　１行目である故″１１” （ＩＶ）２ビットが”１１”である場合（階調３）■が
偶数時　０行目である故″０１″ ■が奇数時　１行目である故″１１” （Ｃ）ＭＯＤＥレジスタの内容が”１０″であった場合
（１６階調） この場合にはバス２４からの８ビットデータは４ビット
毎に１ドット、したがって、計２ドットの濃淡レベルを
示している。よって４ピツトが示す階調０〜１５とＩの
下位２ビットの内容如何によって第１図（Ｃ）に示す如
くに展開される。

（ｄ）ＭＯＤＥレジスタの内容が“１１”であった場合
（６４階調） この場合にはバス２４からの８ビットデータのうち下位
６ビットが１ドットの濃淡レベルを示すようになってい
る。よって、その６ピツトが示す階調０〜６３とＩの３
ビット内谷如何によって第１図（ｄ）に示す如くに展開
されることになる。

以上のようにラインメモリ１７からの８ビット単位のデ
ータはピットジェネレータ２１によって所定に展開され
た８ビットデータとして得られることに、なるが、制御
回路１６はラインメモリ１７より８ビット単位にデータ
を読出し展開する度にレジスタ１９の内容であるところ
のアドレス２９を更新し次の８ビットデータをラインメ
モリ１７より読み出し展開するところとなる。やがて、
最後の８ビットデータの続出、展開が終了すれば一致検
出回路２０より一致検出信号３１が制御回路１６に報告
され、これによりイメージデータの最初の１ライン分の
展開は終了されるところとなる。

わけでおる。ＭＯＤＥレジスタ１３の内容が“００″で
ある場合にはこれでラインメモリ１７におけるイメージ
データは全て展開されたことになるわけでめる。しかし
ながら、”０１”である場合にはラインメモリ１７にお
けるイメージデータは更に１回、“１０”である場合は
更に３回、“１１”である場合には更に７回最初の場合
と同様にして読み出されたうえ展開されるようになって
いる。ＭＯＤＥレジスタ１３の内容が″００”以外であ
る場合には一致検出信号３１が得られる度に制御回路１
６がレジスタ２３の内容３２をインクリメンタ２２およ
びセット信号３４によってインクリメントするようにな
っているものである。

このようにしてラインメモリ１７におけるイメージデー
タが全て所定に展開し終れば、制御回路１６はメモリ１
より新たなイメージデータを読み出したうえラインメモ
リ１７に格納し、先の場合と同様な読出、展開を行なう
ところとなるわけである。但し、メモリ１からのイメー
ジデータの２インメモリ１７への格納に先立ってそれま
で展開されたラインの数がＹ−ＭＡＸレジスタ１４の内
容２６に一致するか否かが制御回路１６によってチェッ
クされるようになっている。それまで展開されたライン
の数は展開モード中において得られた一致検出回路３１
をカウントすることによって知れるが、これをＹ−ＭＡ
Ｘレジスタ１４の内容２６と比較し、一致している場合
には処理終了報告が中実処理装置２に対してなされるよ
うになっているわけである。なお、第３図中において信
号６−５は出力データ信号６−３を出力されたことを示
すものであり、これに対する応答は信号６−４として制
御回路１６に返されるようにな２ている。また、信号６
−２はライン更新のための制御信号を示す。

ここで遅ればせながら一致検出回路の構成について説明
すれば第４図に示すようである。

既述したようにＸ−ＭＡＸレジスタ１５には横方向サイ
ズがアドレス数としてセットされるが、階調レベルによ
って１アドレス対応のビット数あるいはドット数が異な
ることから、８ピット単位９アドレス２９とは単純に比
較し得ないことは明らかである。６４階調の場合には８
ドットが１アドレスに相当することから特に問題は生じ
ないが、２階調、４階調、１６階調の場合にはそれぞれ
１ドット、２ドット、１４ドットが１アドレスに相当す
ることから、６４階調以外の場合にはＸ−ＭＡＸレジス
タ１５におけるアドレス数を例えば８ビット単位のもの
に変換してからアドレス２９と比較する必要があるとい
うものである。１／２回路４１、１／４回路４２および
１／８回路４３はその変換のためのものである。即ち、
６４階調の場合はＸ−ＭＡＸレジスタ１５の内容２７は
そのままセレクタ４４の出力として比較回路４５に与え
られるが、例えば２階調の吻合には１／８回路４３の出
力がセレクタ４４を介し比較回路に与えられるものであ
る。

最後に制御回路の構成とそれによる制御のフローについ
て説明する。

第７図はマイクロプログラム制御の制御回路の構成を示
したものである。これによるとマイクロプログラム用の
ＲＯＭ７６より読み出された内容はクロック回路７８か
らのクロック信号８８によってレジスタ７７にラッチさ
れ、レジスタ７７の出力は各種制御信号などして出力さ
れるようになっている。また、ＲＯＭ７６に対するアド
レス８９はセレクタ７９より得られるようになっている
。セレクタ７９にはレジスタ８０にラッチされている現
在実行中のアドレス８９をインクリメンタ８１によって
＋１更新したアドレス９０と、レジスタ７７におけるア
ドレス指定部からの内容（ジャンプアドレス）８６とが
入力されるようになっており、何れがアドレス８９とし
て次に選択出力されるかはテストビットを選択的に出力
するセレクタ７５の出力によっている。セレクタ７５を
制御するためのテスト条件選択信号８７はまたレジスタ
７７出力の一部より得られるようになっているものであ
る。レジスタ７７の出力は更に先頭アドレスＳを保持し
ているレジスタ７２と、ライン数をカウントするための
レジスタ７３とを制御するようになっている。レジスタ
７２の出力はメモリ１からのイメージデータ読出のため
のメモリアドレス信号５−１として用いられるが、レジ
スタ７７より＋１加算要求信号８３がある度に＋１更新
れるようになっている。また、レジスタ７３の内容はレ
ジスタ７７より＋１加算要求信号８４が得られる度に＋
１加算さ九、その内容は比較回路７４によってＹ−ＭＡ
Ｘレジスタ１４の内容２６と比較されるようになってい
る。一致した場合にはその旨の信号８５がテスト条件と
して得られるが、これにより一連の処理は終了されると
ころとなるものである。ここでテスト条件について説明
すれば、セレクタ７５には図示の如く各種信号やレジス
タ内容が入力されているが、この他メモリ１からの読出
データが共有バス５上に存在していることを示す信号５
−２や起動要求信号８２が入力されるようになっている
。本出力制御装置を起動するための起動要求信号８２は
、中央処理装置２からの各種指令のデコード結果が起動
指令である場合にセット状態におかれるフリップフロッ
プ７１によって作成されるものとなっている。なお、符
号５−３はメモリ１よりデータを読出するためのメモリ
リロード信号を示す。

第８図（ａ）、（ｂ）は制御回路による制御のフローを
示すが、これについてはこれまでの説明より明らかであ
るので特に説明を要しない。

以上本発明を２階調、４階調、１６階調、６４階調を例
にとって説明したが、これに限定されないことは勿論で
ある。また、本出力装置は、３原色の出力制御を行なう
際にカラー濃淡画像の出力制御用として用いることが可
能である。

〔発明の効果〕

以上説明したように本発明による場合は、階調レベル可
変にして、しかもソフトウェア処理によることなくイメ
ージデータが階調レベルに応じ所定のドットパターンに
展開され、高精細表示が可能であるという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は、多階調出力のためのイメージ
データの展開ドットパターンを説明するための図、第２
図は、本発明による中間調出力制御装置を含む全体のシ
ステムの一例での構成を示す図、第３図は、本発明によ
る中間調出力制御装置の一例での内部構成を示す図、第
４図は、その構成における一被検出回路の一例での構成
を示す図、第５図は、同じくその構成におけるビットジ
ェネレータの構成を示す図、第６図は、階調レベルが４
階調である場合でのビットジェネレータの依能を説明す
るための図、第７図は、第３図における制御回路の一例
での構成を示す図、第８図（ａ）、（ｂ）は、その制御
回路による制御のフローを示す図である。 １３・・・ＭＯＤＥレジスタ（階調レベル設定用）、１
４・・・Ｙ−ＭＡＸレジスタ（縦方向サイズ設定用）、
１５・・・Ｘ−ＭＡＸレジスタ（横方向サイズ設定用）
、１６・・・制御回路、１７・・・ラインメモリ、２１
・・・ビットジエネレータ。 代理人　弁理士　秋本正実

Claims (1)

【特許請求の範囲】
1. １、予め記憶されている濃淡レベルを示すイメージデー
   タをメモリより順次読み出したうえ階調レベルＮ２に応
   じＮＸＮのドットパターンに展開し、該パターンにもと
   づき出力装置にて多階調あるいは中間調の表示が行なわ
   れるべくなした中間調出力制御装置にして、階調レベル
   が可変として設定される階調レベル設定手段と、複数の
   展開ドットパターンが予め記憶されているパターン記憶
   手段とを設け、上記階調レベル設定手段からの階調レベ
   ルとメモリからのイメージデータとによシ上記パターン
   記憶手段よシ上記階調レベルとイメージデータ対応の展
   開ドットパターンを得る構成を特徴とする中間調出力制
   御装置。