JPH0411283A - パターン変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、マトリクス構成ビットパターンからｍビット
の行データをｎ個取り出してｎビットの列データを形成
するパターン変換装置に関する。

［従来の技術］ コンピュータやワードプロセッサ等の機器は、近年益々
高機能になりつつあるか、それに伴いそれらの機器に対
して、周辺機器を含めたシステム全体としての高速化が
要請されている。

このことから、上記機器の演算処理の中核をなすＣＰＵ
を効率よく動作させ、機能的でかつ迅速処理可能なシス
テム（ハードウェア、ソフトウェア）を構築することが
肝要とされている。

ところで、例えばイメージスキャナから取り込まれるド
ツトパターンや、文字等をマトリクス状のドツトで表し
たドツトパターンは、一般にドツトをビットに対応させ
てコード化されずにビットパターンとしてメモリに記憶
される。

第６図には、そのようなメモリに記憶されるマトリクス
構成ビットパターンの概念が図示されている。

図においてビットパターン１０は、行方向にＭビット、
そして列方向にＮビットのマトリクスで構成され、更に
後述するように各行はメモリへの格納単位に合わせてｍ
ビット単位で区分されている。そして、第６図に示すビ
ットパターン１０においては、８ビツトの単位行データ
で区分され、行方向に５つの単位行データが各行毎に整
列している。

このビットパターン１０をメモリに格納する場合には、
一般に、まず単位行データを最上段の行からその行方向
へ順次取り圧し、最上段から全ての単位行データが取り
出された後に、次段から同様に順次単位行データを取り
出し、この過程が最終段まで繰り返されることにより、
ビットパターン１０の全要素データかメモリに格納され
る。具体例を示せば、第６図における単位行データＤＯ
はメモリのアドレス０に格納され、単位行データＤ１は
アドレス１に、更に単位行データＤ４、Ｄ５はそれぞれ
アドレス４．５に格納される。

メモリに格納されたビットパターン１０を例えばデイス
プレィ等の表示装置に出力する場合には、上述した過程
と同様に各アドレスに格納されている単位行データ毎に
表示装置へ送出され、例えばアドレス０から順次取り出
されてデイスプレィにビットパターンが表示される。

しかし、ビットパターン１０の列方向の複数ビットを同
時に必要とする例えばプリンタ等にこのビットパターン
を送出する場合には、メモリからの読み出しが行方向の
データであるため、行から列への変換処理が必要である
。

第７図には、従来のパターン変換の概念か示されており
、この第７図及び第６図を用いて具体的にその変換につ
いて説明する（例えば特公昭６１−３２９９０号公報参
照）。

第７図において、１２．１４はＣＰＵ内部に設けられた
シフトレジスタであり、シフトレジスタ１２は左シフト
用、シフトレジスタ１４は右シフト用である。

これらのシフトレジスタを用いて、第７図に斜線で示す
ｎビットの単位列データＸを取り出す場合について述べ
る。

まず、メモリから単位行データＤｏが取り出されてシフ
トレジスタ１２に格納される。そして、シフトレジスタ
１２は左シフトを１回行い、第７図に示す１ビツトのデ
ータＸｉが取り出されて、その後レジスタ１４の１回の
右シフトにより前記データＸｉはレジスタ１４の最左ビ
ット位置に格納される。次に、上記と同様にメモリから
単位行データＤ５がレジスタ１２に送られ、レジスタ１
２の左シフト及びレジスタ１４の右シフトにて単位行デ
ータＤ５の先頭のビットがレジスタ１４に格納される。

そして、このような過程が順次繰り返されて、最後に単
位列データＤ３５がレジスタ１２に送られ、このレジス
タ１２の左シフト及びレジスタ１４の右シフトにてレジ
スタ１４内部にｎビットの単位列データＸが形成される
。

従って、列方向に連なるｎ個の単位行データから単位列
データを取り出す場合には、その単位列データを取り出
す位置に応じて上記レジスタ１２の左シフトの回数が決
定される。

以上のように、この従来のパターン変換例においては、
各単位行データ毎の読み出し動作とレジスタ１２の左シ
フト動作及びレジスタ１４の右シフト動作にてビットパ
ターンデータの行方向から列方向への変換が行われてい
る。

［発明が解決しようとする課題］ しかしながら、上記従来のパターン変換においては、メ
モリからｎ個の単位行データをＣＰＵ内部のレジスタに
書き込み、更に数多くのシフト動作が必要であるため、
ＣＰＵの負担が大きく、このため行から列への変換を高
速に行うことか困難であった。

そして、このようなＣＰＵの負担増加は、システム全体
としての処理速度を低下させるものであリ、また、高速
プリンタにドツトパターンのデータを送出する場合には
、変換動作が追従できないという問題もあった。

本発明は、上記従来の課題に鑑み成されたものであり、
その目的は、ＣＰＵの負担を軽減して迅速なパターン変
換を行うことのできるパターン変換装置を提供すること
にある。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係るパターン変換
装置は、マトリクス構成ビットパターンをｍビッ−トの
単位行データ毎に記憶しかつ前記単位行データ毎に読み
出されるパターンメモリと、前記パターンメモリに対し
てｎ回の読み出しを実行し、前記ビットパターンの列方
向に連なるｎ個の前記単位行データを順次読み出す読み
出し手段と、前記ｍビットの単位行データ中のいずれか
１つのビット位置を指定するビット位置指定回路と、前
記パターンメモリから読み出されるｎ個の前記単位行デ
ータを順次入力し、前記ビット位置指定回路にて指定さ
れるビット位置のビットデータのみをセレクトするデー
タセレクタと、前記パターンメモリからのデータ読み出
し毎にシフトパルスを発生するシフトパルス発生器と、
前記データセレクタから順次出力されるビットデータを
前記シフトパルスに応じて取り込み、ｎビットの単位列
データを形成するシフトレジスタと、を有することを特
徴とする。

［作用コ 上記構成によれば、読み出し手段のｎ回の読み出しに応
じてメモリからｎ個の単位行データが読み出される。そ
して、読み出された各単位行データはデータセレクタに
入り、ここで列変換が行われるビット位置のビットデー
タのみが選択されシフトレジスタに到達する。

シフトパルス発生器は、前記ｎ回の読み出し毎にシフト
パルスを発生し、データセレクタからのビットデータを
シフトレジスタに順次格納させる。

これにて、ｎビットの単位列データが形成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

第１図には、本発明に係るパターン変換装置の全体構成
が示されている。

図において、２０は装置全体の制御を行なうＣＰＵてあ
り、このＣＰＵ２０にはアドレスを送り出すアドレスバ
ス２２、及びデータを入出力するデータバス２４が接続
されている。そして、アドレスバス２２にはＣＰＵ２０
から出力されるアドレス信号をラッチするラッチ回路２
６が設けられている。

前記アドレスバス２２及びデータバス２４を介して前記
ＣＰ　Ｕ、２０に接続されるメモリ２８は、上述したビ
ットパターン１０を格納するものであり、本実施例では
８ビット単位で読み書きされるものが用いられている。

勿論、例えば１６ビツト単位で読み書きされるものであ
ってもよい。

ＣＰＵ２０からステータス信号を受ける制御ユニット３
０は、ステータス信号に基づいてメモリ２８や後述する
Ｉｌｏを制御し、またラッチ回路２６を介してアドレス
バス２２の状態を制御している。ここで、メモリ２８へ
はメモリ書き込み信号（ＭＷＲ）及びメモリ読み出し信
号ｔＭＲＤ）が送出され、Ｉｌｏへは、Ｉ１０書き込み
信号（ＩＯＷ）及びＩ１０読み出し信号（ＩＯＲ）かそ
れぞれ送出されている。また、ラッチ回路２６へはその
ラッチ動作をコントロールするＡＬＥ信号が送出されて
いる。

なお、デコーダ３２．３４は、ＣＰＵ２０からアドレス
を受けて、そのアドレスで指定されるデバイスヘヂップ
セレクト信号（Ｃ８）を送出している。

ここまでの各構成の動作を概説する。

メモリ２８の読み出し時には、まずＣＰＵ２０からメモ
リ２８における読み出し対象のアドレスを示すアドレス
信号が出力される。このアドレス信号はラッチ回路２６
にてラッチされ、メモリ２８へ到達する。一方、ＣＰＵ
２０から読み出し指令を受けた制御ユニット３０はメモ
リ２８へＭＲＤ信号を送出する。このＭＲＤ信号にてメ
モリ２８から前記アドレス信号にて指定されるアドレス
に格納されたデータがデータバス２４へ送出される。

次に、このパターン変換装置における特徴的構成を以下
に説明する。

図において、ビット位置指定回路３６は単位行データか
ら取り出すビットデータのビット位置を記憶し、更に後
述するデータセレクタ回路３８にそのビット位置を示す
ビット位置指定信号を供給している。つまり、第６図で
示したビットパターン１０から同図における斜線部分の
単位列データＸを取り出す場合には、単位行データの先
頭ビット位置すなわち０が指定される。なお、指定ビッ
ト位置はメモリ２８から単位行データが出力される以前
にＣＰＵ２０により書き込まれる。

データセレクタ回路３８は、ビット位置指定回路３６に
て指定されるビット位置のビットデータのみを前記単位
行データから選択して出力している。

このデータセレクタ回路３８から出力されるビットデー
タは、次にビット整列回路４０にて順次取り込まれる。

そして、ビットデータがこのビット整列回路４０にｎ個
取り込まれることにより、ｎビットの単位列データ（第
６図の斜線部分Ｘ）が形成される。

以上の各回路を第２図に基づいて更に詳述する。

図において、ビット位置指定回路３６は、ビット位置指
定レジスタ４４と、このビット位置指定レジスタ４４へ
書き込み命令を与えるＮＡＮＤケートで構成されている
。ここで、ビット位置指定レジスタ４４は、データバス
２４を介してＣＰＵから送られてくるビット位置情報を
記憶し、データセレクタ回路３８に出力している。なお
、前記の記憶動作は、制御ユニット３０からのＩＯＷ信
号及びデコーダ３４からのＣ３２信号にてコントロール
され、その記憶は、パターン変換に係りＣＰＵから出力
される０回の読み出し指令より以前に行われる。すなわ
ち、第６図に示したｎ個の単位行データに対してビット
取り出しの位置が指定される。なお、本実施例において
は、このビット位置指定レジスタ４４にデータバス２４
から３本の信号線が接続され、８個のビット位置を指定
可能である。

データセレクタ回路３８は、データセレクタ３９で構成
され、ビット位置指定レジスタ４４からコード化された
信号ＲＯ−Ｒ２を受け、データバス２４から取り込まれ
る単位行データのビット選択を行っている。本実施例に
おいては、このデータセレクタ回路３８にアドレスバス
２４からり。

〜Ｄ７までの８本の信号線が接続されており、８ビツト
のデータを受は入れることか可能である。

そして、データセレクタ３９にて選択されたビットデー
タは、端子Ｙから次のビット整列回路４０へ送られる。

ビット整列回路４０は、前記ビットデータを取り入れる
シフトレジスタ５０と、このシフトレジスタ５０とデー
タバスとの間に接続されたバッファ５２と、このバッフ
ァ５２に読み出し命令を与えるＮＡＮＤゲート５４とか
ら構成されている。

そして、シフトレジスタ５０にはシフト動作を行わせる
ＳＦＴパルスが後述するシフト信号発生器４０から供給
されている。

従って、データセレクタ回路３８からのビットデータは
、ＳＥＴパルスが供給される毎にシフトレジスタ５０に
順次取り込まれ、８個のＳＦＴパルスにて８ビツトの単
位列データかシフトレジスタ５０に形成される。

ここで、ＮＡＮＤゲート５４には、制御ユニット３０か
らＩＯＲ信号及びデコーダ３４からＣ８２信号が供給さ
れており、ＣＰＵ２０の指令にてバッファ５２を介して
シフトレジスタ５０から単位列データがデータバス２４
へ送出される。なお、ここでシフトレジスタのビット数
は、取り出しを行なう単位列データのビット数に対応す
るものであり、例えば８ビツトの単位列データを取り出
す場合には、シフトレジスタ５０のビット数を８ビツト
にすると共に、メモリ２８から８個の単位行データを読
み出せばよい。

次に、第３図及び第４図を用いて、シフトレジスタ５０
にシフトパルスＳＦＴを供給するシフトパルス発生器４
２について説明する。

第３図（Ａ）において、シフトパルス発生器４２は、ス
テータス判断回路５６、ラッチ回路５８及びＯＲゲート
６０で構成されている。ステータス判断回路５６にはＣ
ＰＵ２０から出力される５ＴＡＴＵＳ信号か供給され、
この信号にてメモリ２８への読み出しを判断している。

そして、ステータス判断回路５６の一例を示せば、（Ｂ
）に示す回路を用いることか可能である。

ここにおいて、５ＴＡＴＵＳ信号は、４つの信号線から
構成され、この４つの信号線に基づきメモリデータリー
ドのステータスが判断可能である。

ここで、メモリデータリード時には、ＣＯＤが０、ＭＩ
Ｏが１、Ｓｌが０及びＳＯが１になる。

第４図を用いてシフトパルス発生器４２の動作を説明す
る。

図において、ＣＬＫはＣＰＵ２０のクロックである。ス
テータス判断回路５６にてメモリのデータリードが判断
されると、信号１００が）１１からＬＯになる。そして
、制御ユニット３０からのＡＬＥ信号がＨｉになるとラ
ッチ回路５８にて信号１００がラッチされ、信号１０２
として出力される。つまり、この信号１０２は、メモリ
のデータリードのステータスであるか否かを示すもので
あり、換言すれば、この信号１０２がＬＯの場合にシフ
トパルスの発生が許容される。ここで、シフトパルスは
ＯＲゲート６０の作用により、ＭＲＤ信号に同期して出
力されている。そして、このシフトパルスＳＦＴの立ち
上がりで前記シフトレジスタ５０のシフト動作が行われ
、データセレクタ回路３８から出力されているビットデ
ータが順次シフトレジスタ５０の中に取り込まれる。

従って、シフトパルスＳＦＴの発生は、メモリのデータ
リードのステータスが判断されたことを前提として信号
ＭＲＤに同期して出力されていることが理解される。な
お、命令コードをプログラムメモリからリードするとき
は、ＣＯＤが「１」となるため、信号１００はＬＯには
ならない。

次に、パターン変換装置の変換動作について第５図を用
いて第１図を参照しながら説明する。

まず、ステップ２０１でＣＰ　Ｕ　２０からビット位置
指定回路３６ヘパターン変換に係るビット取り出し位置
の指定が行われる。そして、ビット位置指定回路３６は
、その指定されたビット位置を記憶し、データセレクタ
回路３８へその指定されたビット位置を表わす情報を出
力する。

ステップ２０２では、ＣＰＵ２０への割り込みが禁止さ
れ、続くステップ２０３でメモリ２８から取り出す単位
行データのアドレスが計算される。

例えば、第６図に示した単位行データＤＯを取り出す場
合には、アドレスＯがまず計算される。

ステップ２０４では、ＣＰＵ２０から制御ユニット３０
ヘメモリ読み出し指令が１回出力される。

そして、制御ユニット３０はその指令に基づきメモリ２
８へＭＲＤ信号を送出し、これにてメモリ２８から単位
行データＤＯがデータバス２４を介してデータセレクタ
回路３８へ送られる。上述したように、データセレクタ
回路３８は、ビット位置指定回路３６にて指定されるビ
ット位置のビットデータを選択するため、その指定され
たビットデータはシフトレジスタ５０に到達する。この
場合、第３図及び第４図に示したようにシフトレジスタ
５０の駆動シフトパルスは、前記読み出し指令と前記Ｍ
ＲＤ信号に基づいて発生されているため、ＭＲＤ信号の
発生と共に自動的にシフトレジスタ５０が動作を行ない
、ビットデータを取り入れる。

そして、ステップ２０３及びステップ２０４の過程が８
回繰り返されることにより、シフトレジスタに８ビツト
の単位列データが形成され、ステップ２０４からステッ
プ２０５へ処理が移行する。

ここで、ステップ２０３では同一列のデータが読み出さ
れるように、アドレスが順次＋５される。

ステップ２０６ではシフトレジスタ５０からバッファ５
２を介して単位列データの読み出しが行われる。なお、
読み出されたデータは、ＣＰＵ２０を介しであるいは直
接他の１１０機器へ送られる。そして、ステップ２０７
においてＣＰＵの割り込みが許可され、ステップ２０６
にてステップ２０１からの処理が再度開始される。つま
り１単位列データの形成中にＣＰＵに割り込みがかかる
のを防止している。

従って、以上のことから理解されるように、ＣＰＵ２０
の読み出しに基づいてシフトレジスタ５０は自動的にそ
のシフト動作を行うため、何らＣＰＵが直接的にシフト
レジスタ５０にシフト信号を与える必要がなく、ＣＰＵ
２０の負担が極めて軽減されている。加えて、シフトパ
ルス発生も、ＣＰＵ２０のメモリからのデータリードに
基づいて行われているため、例えばＩ１０リードや命令
コードのリードの場合にはシフトパルスが発生されず、
正確にシフトパルスの発生を行うことが可能である。

［発明の効果］ 以上説明したように、本発明に係るパターン変換装置に
よれば、従来のような複雑なシフト動作などを必要とせ
ず、単位列データの形成ができるので、迅速なパターン
変換を行なうことが可能である。

【図面の簡単な説明】

第１図は本発明に係るパターン変換装置の全体構成を示
すブロック図、 第２図は第１図の一部構成を示すブロック図、第３図は
シフトパルス発生器を示す説明図、第４図はシフトパル
ス発生器の各信号のタイミングを示すタイミングチャー
ト、 第５図はパターン変換のフローチャート、第６図はビッ
トパターンを示す概念図、第７図は従来のパターン変換
の方法を示す概念図である。 ２０　・・・　ＣＰＵ ２８　・・・　メモリ ３０　・・・　制御ユニット ３６　・・・　ビット位置指定回路 ３８　・・・　データセレクタ回路 ４０　・・・　ビット整列回路 ４２　・・・　シフト信号発生器 ５０　・・・　シフトレジスタ

Claims (1)

1. 【特許請求の範囲】 マトリクス構成ビットパターンをｍビットの単位行デー
   タ毎に記憶しかつ前記単位行データ毎に読み出されるパ
   ターンメモリと、 前記パターンメモリに対してｎ回の読み出しを実行し、
   前記ビットパターンの列方向に連なるｎ個の前記単位行
   データを順次読み出す読み出し手段と、 前記ｍビットの単位行データ中のいずれか１つのビット
   位置を指定するビット位置指定回路と、前記パターンメ
   モリから読み出されるｎ個の前記単位行データを順次入
   力し、前記ビット位置指定回路にて指定されるビット位
   置のビットデータのみをセレクトするデータセレクタと
   、 前記パターンメモリからのデータ読み出し毎にシフトパ
   ルスを発生するシフトパルス発生器と、前記データセレ
   クタから順次出力されるビットデータを前記シフトパル
   スに応じて取り込み、ｎビットの単位列データを形成す
   るシフトレジスタと、 を有することを特徴とするパターン変換装置。