JPS6074196A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6074196A JPS6074196A JP59085462A JP8546284A JPS6074196A JP S6074196 A JPS6074196 A JP S6074196A JP 59085462 A JP59085462 A JP 59085462A JP 8546284 A JP8546284 A JP 8546284A JP S6074196 A JPS6074196 A JP S6074196A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関し、特にＭ’、 ／′１ゲー１
型’ｔＫ界効果トランジスタで柘゛成しだメモリ回路に
関するものである。
型’ｔＫ界効果トランジスタで柘゛成しだメモリ回路に
関するものである。
絶縁ゲート型電界効果トランジスタを代５１．７−する
ＭＯ８型トランジスタを用いたメモリ回路が棹々使用さ
れているが、４個のＭＯＳ）ランジスタ（以下Ｊｖｌ
ＯＳ ’ｒ ）をメモリセルとするメモリ回路が良く知
られている。ｔｊ’： １図１．かかる４トランジスタ
メモリセルｆｒ：桁線に沿って２ビット取りだしプこ部
分メモリ回路図である。４個のＭＯＳ）ランジスタから
成るメモリセル（以下４ Ｍ ＯＳ Ｔセル）を行と列
を為して配列し、大容先メモリ回路にすることは、周知
である。第１図の部分メモリ回路１♀１を用いて、メモ
リ動作を説明する。プリチャージ手段３０に含まｈる１
１＋１０ｓＴ３１．３２の共通グー）・端子へのクロ、
り信号Ｐにより、桁線３３．３４け、プリチャージレベ
ルＶＩに設定されている。Ｘデコーダ３５により語線３
７が選択さｉｔると、メモリセル３９のＭＯ３Ｔ４１．
４２が活性化さね、キャパシター４４１．４４２に蓄え
られている記憶情報にしたがつ６％ＭＯ３Ｔ４３又は４
４のいずれかが桁線３３又は３４のプリチャージレベル
Ｖ１を接地電位に変化させる。
ＭＯ８型トランジスタを用いたメモリ回路が棹々使用さ
れているが、４個のＭＯＳ）ランジスタ（以下Ｊｖｌ
ＯＳ ’ｒ ）をメモリセルとするメモリ回路が良く知
られている。ｔｊ’： １図１．かかる４トランジスタ
メモリセルｆｒ：桁線に沿って２ビット取りだしプこ部
分メモリ回路図である。４個のＭＯＳ）ランジスタから
成るメモリセル（以下４ Ｍ ＯＳ Ｔセル）を行と列
を為して配列し、大容先メモリ回路にすることは、周知
である。第１図の部分メモリ回路１♀１を用いて、メモ
リ動作を説明する。プリチャージ手段３０に含まｈる１
１＋１０ｓＴ３１．３２の共通グー）・端子へのクロ、
り信号Ｐにより、桁線３３．３４け、プリチャージレベ
ルＶＩに設定されている。Ｘデコーダ３５により語線３
７が選択さｉｔると、メモリセル３９のＭＯ３Ｔ４１．
４２が活性化さね、キャパシター４４１．４４２に蓄え
られている記憶情報にしたがつ６％ＭＯ３Ｔ４３又は４
４のいずれかが桁線３３又は３４のプリチャージレベル
Ｖ１を接地電位に変化させる。
すなわち、桁線３３．３４に伺随するコンデン？−３３
１又は３３２のいずれかの電荷を放電する。Ｙデコーダ
４５により、入出力バス接続手段４６の入出力バス接続
用ＭＯ８Ｔ７１及び７２が活性化されると、桁線３３及
び３４の電圧がＩ１０バス８１及び８２に接続さｔｌて
、出力される。入力レベルは１．１０バスから入出力バ
ス接続手段４６を通じて、メモリセルキャパシタ４４１
及び４４２ＫＪうえられる。第１図に示す４Ｍ０３Ｔセ
ルを用いたメモリ回路ｄ１信号処胛が、入出力共に真、
袖のダブルレイルで行なわれる７ｙめ、安定であり、高
速化し易い利点をもつ。一方メモリ七ルが４個のＭ Ｏ
Ｓ Ｔ’から右り成さｔｌているため、フ１シ梢化する
際に、セル占有面積が大きくなる欠点を有する。すなわ
ち】対のクロスカッフルさ！′ｌたＭＯ８Ｔ４３．４４
が１つのメモリセル内に必要だからである。
１又は３３２のいずれかの電荷を放電する。Ｙデコーダ
４５により、入出力バス接続手段４６の入出力バス接続
用ＭＯ８Ｔ７１及び７２が活性化されると、桁線３３及
び３４の電圧がＩ１０バス８１及び８２に接続さｔｌて
、出力される。入力レベルは１．１０バスから入出力バ
ス接続手段４６を通じて、メモリセルキャパシタ４４１
及び４４２ＫＪうえられる。第１図に示す４Ｍ０３Ｔセ
ルを用いたメモリ回路ｄ１信号処胛が、入出力共に真、
袖のダブルレイルで行なわれる７ｙめ、安定であり、高
速化し易い利点をもつ。一方メモリ七ルが４個のＭ Ｏ
Ｓ Ｔ’から右り成さｔｌているため、フ１シ梢化する
際に、セル占有面積が大きくなる欠点を有する。すなわ
ち】対のクロスカッフルさ！′ｌたＭＯ８Ｔ４３．４４
が１つのメモリセル内に必要だからである。
本発明の目的は、４ Ｍ ＯＳ Ｔセルメモリ四ｒ１１
の利点を生かし、メモリセル面積を縮少する装（ｇを捉
供することＫある。
の利点を生かし、メモリセル面積を縮少する装（ｇを捉
供することＫある。
以下本発明につき説明する。第１図においてｎｔｌ線３
７が選択≧！１ている際には、語線３８は非選択状態で
あり、非選択状ｐ（Ｉのメモリヒル４０に含ま杓る１対
のクロスカップルド〜ｌ０８ｉ’け、メモリセルの外部
に何ら影響を与えない。
７が選択≧！１ている際には、語線３８は非選択状態で
あり、非選択状ｐ（Ｉのメモリヒル４０に含ま杓る１対
のクロスカップルド〜ｌ０８ｉ’け、メモリセルの外部
に何ら影響を与えない。
しだがって、１対の桁線３３．３４に影響を与えるのは
、選択されたａｌｊ線３７に接続さｆしたメモリセル３
９のみであるから、１対の桁線ＶＣ対して、唯一の１，
１１のクロスカッゲルトＭＯＳＴが存在すれば、よいこ
とになる。かかる考え方に従って考えられたメモリ回路
を第２夕１に示し、同図は４Ｍ０３Ｔセルが有する１対
のクロス力、プルドＭ ＯＳ Ｔをセル内から取り出し
て、桁線延長上に％唯一の１対のクロスカッゲルドＭＯ
８Ｔを設けた部分メモリ回路図である。
、選択されたａｌｊ線３７に接続さｆしたメモリセル３
９のみであるから、１対の桁線ＶＣ対して、唯一の１，
１１のクロスカッゲルトＭＯＳＴが存在すれば、よいこ
とになる。かかる考え方に従って考えられたメモリ回路
を第２夕１に示し、同図は４Ｍ０３Ｔセルが有する１対
のクロス力、プルドＭ ＯＳ Ｔをセル内から取り出し
て、桁線延長上に％唯一の１対のクロスカッゲルドＭＯ
８Ｔを設けた部分メモリ回路図である。
Ｐ）び第１図にもどり、メモリセル内・内のり■ヤノく
／ター５５１．５５２の記俤作持状態を考える。
／ター５５１．５５２の記俤作持状態を考える。
キャパシター５５１．５５２は、必ず真、補の状態にあ
る。Δ０紳３８がデコーダ３６により選択さね、情報が
書込まノ］だ際には、キ＋ ／’ブター５５１には、Ｉ
１０ノくス８１及び桁線３３カーら真が、キャパシター
５５２には、■１０ノくス８２及び桁１ｉ１３４から、
補が書き込されたはずすなわち、メモリセル３９．４０
がＰ）込みサイクル内（語線が各々異なるから、同一時
刻の１１込みサイクルではない） Ｋ ４ｍ込すれた後
では、キャパシター４４１．５５１には、八が、；！ヤ
バシター４４２，５５２にれ１補が保持されている。言
いかえるなら（ず第２図で桁ｌＩテ；３３に接続された
複数のメモリセルキャパシターには、全て真が、桁線３
４に接続さｈ ）こ賀数のメモリセルキャパシターには
、全て袖が、書込みソイクル後に保持さねでいる。従っ
て）ｆｆＩ′出し時！１で矛）るか、補であるかを判別
できるならｌｄ’、メモリセル３９１内でｔｖ１０ＳＴ
４１とギャノ；７／クー４４１のｉｌ１合亡１あるいは
、Ｍ ＯＳ Ｔ ４２とへ゛ヤノシ／クー４４２の組合
せのいずｉｔか一方のπ１合せを取り除いてもよいこと
になる。
る。Δ０紳３８がデコーダ３６により選択さね、情報が
書込まノ］だ際には、キ＋ ／’ブター５５１には、Ｉ
１０ノくス８１及び桁線３３カーら真が、キャパシター
５５２には、■１０ノくス８２及び桁１ｉ１３４から、
補が書き込されたはずすなわち、メモリセル３９．４０
がＰ）込みサイクル内（語線が各々異なるから、同一時
刻の１１込みサイクルではない） Ｋ ４ｍ込すれた後
では、キャパシター４４１．５５１には、八が、；！ヤ
バシター４４２，５５２にれ１補が保持されている。言
いかえるなら（ず第２図で桁ｌＩテ；３３に接続された
複数のメモリセルキャパシターには、全て真が、桁線３
４に接続さｈ ）こ賀数のメモリセルキャパシターには
、全て袖が、書込みソイクル後に保持さねでいる。従っ
て）ｆｆＩ′出し時！１で矛）るか、補であるかを判別
できるならｌｄ’、メモリセル３９１内でｔｖ１０ＳＴ
４１とギャノ；７／クー４４１のｉｌ１合亡１あるいは
、Ｍ ＯＳ Ｔ ４２とへ゛ヤノシ／クー４４２の組合
せのいずｉｔか一方のπ１合せを取り除いてもよいこと
になる。
さて、メモリセルからは、麿に１り］のクロスカッゲル
トＭＯ８Ｔが取り除か７１でいるから、読出時メモリセ
ルけ、桁線３３又は３４のプリチャージレベルＶ１を接
地レベル逸散ｒ、？″□ｊｚ＋ ｆｉ１４４’ｆＤｆＲ
３ｊ、３４のグリチャージレベルＶ＋’に接地レベル迄
放電するのはメモリセルから除かねて、桁線延長上に設
けられた、桁＃３３及び３４を入力とする１対のクロス
カップルドＭＯ８’Ｔ（以下ＡＭＰ ４７ ）である。
トＭＯ８Ｔが取り除か７１でいるから、読出時メモリセ
ルけ、桁線３３又は３４のプリチャージレベルＶ１を接
地レベル逸散ｒ、？″□ｊｚ＋ ｆｉ１４４’ｆＤｆＲ
３ｊ、３４のグリチャージレベルＶ＋’に接地レベル迄
放電するのはメモリセルから除かねて、桁線延長上に設
けられた、桁＃３３及び３４を入力とする１対のクロス
カップルドＭＯ８’Ｔ（以下ＡＭＰ ４７ ）である。
ＡＭＰ ４７けプリチャージ時、プリチャージ手段３０
と同時導通状態を避けるために、ＡＭＰ４７活性化手段
４８が必要である。
と同時導通状態を避けるために、ＡＭＰ４７活性化手段
４８が必要である。
ＡＭＰ４７活性化タイミングダ、ｒ／ｉ、語線励振によ
り桁線３３．３４に差信号があられれだ後である。轟然
語線励振時以前にプリチャージＭＯ８Ｔ３１．３２は、
非導通状態罠なっていることはいうまでもない。
り桁線３３．３４に差信号があられれだ後である。轟然
語線励振時以前にプリチャージＭＯ８Ｔ３１．３２は、
非導通状態罠なっていることはいうまでもない。
さて、ＡＭＰ ４７の入力節点Ａｒ 、Ａ ２に差信号
があられれた時、その差信号はＡＭＰ ４７のＭＯ８Ｔ
ＩＩＩ又は１１２のどちらか１方を非導通させる程の電
圧差を有してい力いのが、普通である。しだがってタイ
ミング０１が印加された直後ＭＯ８ＴＩＩＩ及び１１２
は、共に塩 導通状態になり、導通状態はＭＯ３ＴＩＩＩ又は１１２
のいずれか一方が非導通になる迄続く。
があられれた時、その差信号はＡＭＰ ４７のＭＯ８Ｔ
ＩＩＩ又は１１２のどちらか１方を非導通させる程の電
圧差を有してい力いのが、普通である。しだがってタイ
ミング０１が印加された直後ＭＯ８ＴＩＩＩ及び１１２
は、共に塩 導通状態になり、導通状態はＭＯ３ＴＩＩＩ又は１１２
のいずれか一方が非導通になる迄続く。
導通時、桁線３３と３４の２“リチャージレベル数取時
定数が大きく異なると、節点ＡＩ、Ａｔの差信号が縮少
あるいは逆転することがありうるので、節点Ａ Ｉ 、
Ａ ２の負荷容洲は括しく一ノることがのぞましい。し
たがって、ｔ（＋、 ２図メモリセル３９”内で、ＭＯ
８Ｔ４２とキャパシター４４２の組合せを取り除いた程
合は、メモリセル４σ内では、ＭＯ８Ｔ５１とキャパシ
ター５５１を取り除くべきである。こう゛することに−
より、ＭＯ８Ｔ４１のソース端子を桁線３３に接続した
ことによる桁線キャパシター３３１の増加分に等しいキ
ャパシター月がＭＯ８Ｔ５２のソース端子を桁Ｉｒ９３
４に接続したことにより桁線キャパシター３３２にも付
加されるので、節点Ａ、％Ａ、の負荷答弁）のバランス
を°〈ずさないですますことがてきる。
定数が大きく異なると、節点ＡＩ、Ａｔの差信号が縮少
あるいは逆転することがありうるので、節点Ａ Ｉ 、
Ａ ２の負荷容洲は括しく一ノることがのぞましい。し
たがって、ｔ（＋、 ２図メモリセル３９”内で、ＭＯ
８Ｔ４２とキャパシター４４２の組合せを取り除いた程
合は、メモリセル４σ内では、ＭＯ８Ｔ５１とキャパシ
ター５５１を取り除くべきである。こう゛することに−
より、ＭＯ８Ｔ４１のソース端子を桁線３３に接続した
ことによる桁線キャパシター３３１の増加分に等しいキ
ャパシター月がＭＯ８Ｔ５２のソース端子を桁Ｉｒ９３
４に接続したことにより桁線キャパシター３３２にも付
加されるので、節点Ａ、％Ａ、の負荷答弁）のバランス
を°〈ずさないですますことがてきる。
従って、上述の考え方による本発明のメモリ回路は、隣
接しで平行に延びる１対の桁線と、この１対の桁にΦへ
そｔｌぞれ交叉するｉｆＱ 数のｆｔｉ ｖ：、＋と、
桁線のいずれか一方と語線の各々との交点に設けらノま
たメモリセルと、１対の桁線を同電位にプリチャージす
る手段と、メモリセルのうちの１つを選択して選択され
たメモリセルの記憶情報を、そのメモリセルが接続され
た桁線にＣ５み出す手段と、１対の桁ルーの差信号を増
巾する手段とを含むことを特徴としている。かかるメモ
リ回路への書込みは、−刻の桁線に相補信号を入力し、
選択書込みするメモリセルが接続された桁線上の書込１
君号をそのメモリセルに書き込むものである。
接しで平行に延びる１対の桁線と、この１対の桁にΦへ
そｔｌぞれ交叉するｉｆＱ 数のｆｔｉ ｖ：、＋と、
桁線のいずれか一方と語線の各々との交点に設けらノま
たメモリセルと、１対の桁線を同電位にプリチャージす
る手段と、メモリセルのうちの１つを選択して選択され
たメモリセルの記憶情報を、そのメモリセルが接続され
た桁線にＣ５み出す手段と、１対の桁ルーの差信号を増
巾する手段とを含むことを特徴としている。かかるメモ
リ回路への書込みは、−刻の桁線に相補信号を入力し、
選択書込みするメモリセルが接続された桁線上の書込１
君号をそのメモリセルに書き込むものである。
以下、本発明の実施例について図面を用いて説明する。
第３ Ｌｉ＜１は、本発明の一実施例圧よる部分メモリ
装置である。２ワードエ桁分奪示す。メモリセル１は語
線２で励振され、桁線３を通じて記憶情報を入出力する
。メモリセル４は、語線５で励振さね、桁線７を通じて
記憶情報を入出力する。第３図に示した如（、ＸＩ）Ｅ
Ｃ８の出力をＭＯ３Ｔ９．１０のゲートに接続し、ＸＤ
Ｉ’ｌ：Ｃ８に入るアドレス入力信号と異なるアドレス
（ｉ号Ａｘとその補信号であるＡｘでＭＵＳＴ９．１０
を制御すれば、１組のＸＤＥＣ８でＲＩＩρｐ２．５の
２本を制御できる。また１個のＹｌ）ＥＣ１２で１対の
桁線３．７を制御できる。即ち本発明では、原理的に１
組のデコーダが、２本の語線又は２本の桁線を制御する
ことが可能である。
装置である。２ワードエ桁分奪示す。メモリセル１は語
線２で励振され、桁線３を通じて記憶情報を入出力する
。メモリセル４は、語線５で励振さね、桁線７を通じて
記憶情報を入出力する。第３図に示した如（、ＸＩ）Ｅ
Ｃ８の出力をＭＯ３Ｔ９．１０のゲートに接続し、ＸＤ
Ｉ’ｌ：Ｃ８に入るアドレス入力信号と異なるアドレス
（ｉ号Ａｘとその補信号であるＡｘでＭＵＳＴ９．１０
を制御すれば、１組のＸＤＥＣ８でＲＩＩρｐ２．５の
２本を制御できる。また１個のＹｌ）ＥＣ１２で１対の
桁線３．７を制御できる。即ち本発明では、原理的に１
組のデコーダが、２本の語線又は２本の桁線を制御する
ことが可能である。
したがって、１対のメモリセル１１４を行と列をなして
配列する際に、Ｘ Ｄ Ｅ Ｃ８は２木の語線２．５に
１組、ＹＤＥＣ１２及び増巾器１１は２本の桁＃３．７
に１回路ずつで良いことＫなる。
配列する際に、Ｘ Ｄ Ｅ Ｃ８は２木の語線２．５に
１組、ＹＤＥＣ１２及び増巾器１１は２本の桁＃３．７
に１回路ずつで良いことＫなる。
第４図は、第３図の部分メモリ装置に図を拡張して、４
０９６ビツトのメモリ１ｉ−１１路図としたものである
。第４図には１ ：ｔＪのＨＤ約２．５より成る３２対
の語線すｋわち６４本の語線を制御する３２個のＸＤＥ
Ｃ８とタイミング信号Ａｘ。
０９６ビツトのメモリ１ｉ−１１路図としたものである
。第４図には１ ：ｔＪのＨＤ約２．５より成る３２対
の語線すｋわち６４本の語線を制御する３２個のＸＤＥ
Ｃ８とタイミング信号Ａｘ。
Ａｘ、１対の桁＃ｉ！ ３．７の６４対の桁線すなわち
１２８本の桁線を制御する６４個のＹ Ｉ） Ｅ Ｃ１
２，６４個の増「１コ器１１’が含まれている。
１２８本の桁線を制御する６４個のＹ Ｉ） Ｅ Ｃ１
２，６４個の増「１コ器１１’が含まれている。
６４個の増巾器１１１には各々、語腺励振後メモリセル
に再４’＋込みを完全にするため（特に論理１１Ｍ）の
負荷ＭＯ８Ｔ１６．１７が１対ずつと８１４ 線動４％
＋前、増巾群入力のレベルをノくジン７させるだめのＭ
Ｏ８Ｔ１５とが設けられている。
に再４’＋込みを完全にするため（特に論理１１Ｍ）の
負荷ＭＯ８Ｔ１６．１７が１対ずつと８１４ 線動４％
＋前、増巾群入力のレベルをノくジン７させるだめのＭ
Ｏ８Ｔ１５とが設けられている。
第４図において、タイミング信号Ａｘ、Ａｘを使用せず
に、ＸＤＥＣ８をＷｔｔ線の数だ１各語線に設けて接続
することも可能であることは勿論であり、この場合、Ｘ
ＤＥＣの数が２倍となる不利は避けられない。
に、ＸＤＥＣ８をＷｔｔ線の数だ１各語線に設けて接続
することも可能であることは勿論であり、この場合、Ｘ
ＤＥＣの数が２倍となる不利は避けられない。
本発明のメモリ回路においては、書込み信−弓を燕、補
信号で駆動することにより、直接１対の桁線に真、補レ
ベルを力えることができるので、差動増巾器の反転及び
メモリセルへの書込みが高速にできる。まだ桁綜読出信
−号の出力・くスへの転送も戸４、補イεつであるか呟
何ｒ音に対して強いメモリ回路を構成できる。オだ、第
４図より明らかな如く、４０９６ビツトのメモリ装置前
に対し、ＸＤＥＣ３２個、ＹＤＥＣ６４個ですむことは
、従来のＸＤＥＣ６４個、ＹＤＥＣ６４個の構成に比し
て、 Ｉ） Ｅ Ｃｌ！成するトランジスタの数を減少
することができる。’１．ｌ′ＫＸ Ｄ Ｅ Ｃの数が
１で良いので、Ｘ Ｄ ］（Ｃのアドレス入力信−号躯
動回路のｆ’ｔ （！ｉｊが軒くなる１１！ｆＪそを有
する。
信号で駆動することにより、直接１対の桁線に真、補レ
ベルを力えることができるので、差動増巾器の反転及び
メモリセルへの書込みが高速にできる。まだ桁綜読出信
−号の出力・くスへの転送も戸４、補イεつであるか呟
何ｒ音に対して強いメモリ回路を構成できる。オだ、第
４図より明らかな如く、４０９６ビツトのメモリ装置前
に対し、ＸＤＥＣ３２個、ＹＤＥＣ６４個ですむことは
、従来のＸＤＥＣ６４個、ＹＤＥＣ６４個の構成に比し
て、 Ｉ） Ｅ Ｃｌ！成するトランジスタの数を減少
することができる。’１．ｌ′ＫＸ Ｄ Ｅ Ｃの数が
１で良いので、Ｘ Ｄ ］（Ｃのアドレス入力信−号躯
動回路のｆ’ｔ （！ｉｊが軒くなる１１！ｆＪそを有
する。
ｆ１１３図において、増巾器１１ｄ、詰紳励振後、桁線
３．７の差信号レベルを人カイｎ杉として、動作するが
、飴紗励損後で且つノー・１゛巾器１１活１！１−化ｎ
１１は、桁線３又け７のいずれか一方は、プリチャージ
手段２１によって与えら１１．７χｆｌｉ圧レベルＶ、
Ｏ−＋−＋である。即ち胎線２が励振妬〕］だ場合は、
桁線７がＶ、レベルの１寸でありｓ ｉＲｊ糸“−５が
励損さｉ］だ場合は、行ｔｌｖＩ１１３がＶｌレベルの
寸まである。しだがってメモリセル４ｉＴ ？１４が論
Ｊｌｊ’ｌ’の際には、メモリ七ルヤＹパンターの１１
・Ｌ圧しヘルｔ」−１ｖ１以上テ’ｌ ＆ｆ ｊｉ、
ｒｊ ｆｚ ラｌ イ。
３．７の差信号レベルを人カイｎ杉として、動作するが
、飴紗励損後で且つノー・１゛巾器１１活１！１−化ｎ
１１は、桁線３又け７のいずれか一方は、プリチャージ
手段２１によって与えら１１．７χｆｌｉ圧レベルＶ、
Ｏ−＋−＋である。即ち胎線２が励振妬〕］だ場合は、
桁線７がＶ、レベルの１寸でありｓ ｉＲｊ糸“−５が
励損さｉ］だ場合は、行ｔｌｖＩ１１３がＶｌレベルの
寸まである。しだがってメモリセル４ｉＴ ？１４が論
Ｊｌｊ’ｌ’の際には、メモリ七ルヤＹパンターの１１
・Ｌ圧しヘルｔ」−１ｖ１以上テ’ｌ ＆ｆ ｊｉ、
ｒｊ ｆｚ ラｌ イ。
そこで第５Ｆツーの如く、１対のメモリセル２２（リフ
ァレンスセルと名句ける）を芯りれげ、第３図において
Ｆｌ ｓ ｉｆ／ｌ １１電励振βｓＶ１ レベルのま
まであった側の桁＋！ρ電Ｉ：ｒ、レベルをｓ ＶＩ
−△Ｖにすることが可能である。△Ｖの大きさ社、メモ
リセル情報が論理ＩＯルベルの際に桁線を変化させる大
きさよりも小さくなるよう、リファレンスセル２２のキ
ャパシターは、メモリセルキ中パシターの容１ｆ；より
も小さい容弗でなければならないのは、当然である。
ァレンスセルと名句ける）を芯りれげ、第３図において
Ｆｌ ｓ ｉｆ／ｌ １１電励振βｓＶ１ レベルのま
まであった側の桁＋！ρ電Ｉ：ｒ、レベルをｓ ＶＩ
−△Ｖにすることが可能である。△Ｖの大きさ社、メモ
リセル情報が論理ＩＯルベルの際に桁線を変化させる大
きさよりも小さくなるよう、リファレンスセル２２のキ
ャパシターは、メモリセルキ中パシターの容１ｆ；より
も小さい容弗でなければならないのは、当然である。
第５図において、タイミング信号Ａｘ、ＡｘをＸＩ）Ｅ
Ｃ８に組み入ｔすることも、可能である。
Ｃ８に組み入ｔすることも、可能である。
紀６図はその１例を示す。ｔＩＣ６図の方式では、ＸＩ
）ＥＣ（−１，ＩＬＨ線の数だけ心火なので、Ｘ Ｉ）
Ｆ２Ｃの数が増加して不利であるが、論理的には可能
である。タイミングｇｏはｎｆｔ紳励振のタイミングで
あり、リファレンスセルＨ１グ。とＡｘ又１−１Ａｘの
ＡＮＤ論テ１１で〕べ択さＪする。
）ＥＣ（−１，ＩＬＨ線の数だけ心火なので、Ｘ Ｉ）
Ｆ２Ｃの数が増加して不利であるが、論理的には可能
である。タイミングｇｏはｎｆｔ紳励振のタイミングで
あり、リファレンスセルＨ１グ。とＡｘ又１−１Ａｘの
ＡＮＤ論テ１１で〕べ択さＪする。
第１図は４Ｍ０８Ｔメモリ部分回Ｎｆｙ同、第２図は第
１図のメモリ回路の改良されたメモリ部分同略図、第３
図は本発明の一実施例のメモリ部分回路図、第４Ｌネ１
は本発明の他の実施例を示すメモリ回路図、゛＼第５図
は本発明の更に他の実施例を示すメモリ回路図、第６１
８ｉ／ｌは本発明の他の実施例を示すメモリ回路図であ
る。 図において、１．４けメモリセル、２．５Ｑ」ｒＨｊ
ａｉｌ 、 ３．７け桁カ；１．８ｔ、ｔＸＩ）ＥＣ，
］ ＪｕＭ巾器、１２はＹ Ｉ） Ｐ２Ｃ１２１はプリ
チー、−ジ手ＳグンをそＪｌぞれ示す。 １５１９、 ｌ ｌ”４ ｊ’＋’、（ｊ・′ｊべ）図
面のｌγＩ廖Ｃｌ１−１容に変更なし）肯５１ い ｉ イ・２日 ｔ 第３しＡ ｔ 茅４．已 茅５已 手続補正書（方ね 昭和 桁９．ｔｏ、、４ｓ 日 特許庁長官 殿 １、事件の表示 昭和５９年特 許 願第８．５４６２
号２、発明の名称 メモリ回路 ３、補正をする者 事件との関係 出 願 人 東京都港区芝１３． ’Ｊ−Ｆ］ ３３番１号（４２３
） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五Ｊ’ｒ１３７番８汁 佳友ミ
１．［］ビル（連絡先 日本電気株式会社持訂部） ５ 補正命令の日刊 昭和５９年９月２５日（発送日）
６ 補正の対象 願書、明細書および図面 ７ 補正の内容 願書、明細書および図面の浄書（同各じ４−ψＶしン代
耶人 弁珂士 内 原 Ｒ１、。
１図のメモリ回路の改良されたメモリ部分同略図、第３
図は本発明の一実施例のメモリ部分回路図、第４Ｌネ１
は本発明の他の実施例を示すメモリ回路図、゛＼第５図
は本発明の更に他の実施例を示すメモリ回路図、第６１
８ｉ／ｌは本発明の他の実施例を示すメモリ回路図であ
る。 図において、１．４けメモリセル、２．５Ｑ」ｒＨｊ
ａｉｌ 、 ３．７け桁カ；１．８ｔ、ｔＸＩ）ＥＣ，
］ ＪｕＭ巾器、１２はＹ Ｉ） Ｐ２Ｃ１２１はプリ
チー、−ジ手ＳグンをそＪｌぞれ示す。 １５１９、 ｌ ｌ”４ ｊ’＋’、（ｊ・′ｊべ）図
面のｌγＩ廖Ｃｌ１−１容に変更なし）肯５１ い ｉ イ・２日 ｔ 第３しＡ ｔ 茅４．已 茅５已 手続補正書（方ね 昭和 桁９．ｔｏ、、４ｓ 日 特許庁長官 殿 １、事件の表示 昭和５９年特 許 願第８．５４６２
号２、発明の名称 メモリ回路 ３、補正をする者 事件との関係 出 願 人 東京都港区芝１３． ’Ｊ−Ｆ］ ３３番１号（４２３
） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五Ｊ’ｒ１３７番８汁 佳友ミ
１．［］ビル（連絡先 日本電気株式会社持訂部） ５ 補正命令の日刊 昭和５９年９月２５日（発送日）
６ 補正の対象 願書、明細書および図面 ７ 補正の内容 願書、明細書および図面の浄書（同各じ４−ψＶしン代
耶人 弁珂士 内 原 Ｒ１、。
Claims (1)
- 【特許請求の範囲】 （１１Ｖ４接して平行に延びる１対の桁線と、該１対の
桁線にそれぞれ交叉する複数の語線と、前記語線の各１
本と前記１対の桁線のいずれか一方との間に接続され全
体として前記１対の桁線の各々に接続される数が等しく
なるようにさハたメモリセルと、前記１対の桁線を同時
に同１６゜位にプリチャージする手段と、前記メモリセ
ルの一つを選択して、選択されたメモリセルの記憶情報
を、前記選択されだメモリセルが接続された桁線に読み
出す手段と、前記１対の桁線の間の差信号を増巾する手
段とを含むことを１１″へ徴とするメモリ回路。 （２） 選択された語線の励振以前に前記プリチャージ
手段によるブリグヤージを終了させ、プリチャ廿ジ終了
後に６１１記差信号増［１］手段を活性化して汀ｌｉ線
励振により１対の桁線にあられれだ差信号を増Ｉ＋］す
ることを特徴とする特＃′［請求の１１・ｉ・囲第（＋
１頂記載のメモＩＪ １Ｉ−Ｉｌ路。 （３）語線励振り前に前記１対の桁線の前言（シ増Ｉ１
１手段への人力レベルをバランスさせることを特徴とす
る特ｉｉ″ｒ 請求の師囲第（１１項ｉｉｅ載のメモリ
回路。 （４）語線励据後にメモリセルへＰ］書込みするだめの
１７１の負荷を前記増巾手段に設りたことを特徴とする
特許請求の範囲第（２）項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085462A JPS6074196A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085462A JPS6074196A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5894576A Division JPS52142442A (en) | 1976-05-21 | 1976-05-21 | Memory circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067012A Division JPS63112895A (ja) | 1987-03-20 | 1987-03-20 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074196A true JPS6074196A (ja) | 1985-04-26 |
Family
ID=13859546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085462A Pending JPS6074196A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074196A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5174535A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd | |
| JPS5211734A (en) * | 1975-07-10 | 1977-01-28 | Burroughs Corp | Memory array |
-
1984
- 1984-04-27 JP JP59085462A patent/JPS6074196A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5174535A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd | |
| JPS5211734A (en) * | 1975-07-10 | 1977-01-28 | Burroughs Corp | Memory array |
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